JESD204B四层链路调试实战：从GT物理层到AXI4-Stream数据流

1. 这不是“配置IP核”的教程而是打通JESD204B数据链路的实战手记你翻过Xilinx官方UG974文档第37页抄过例程里那一长串AXI4-Stream信号连线把jesd204b_tx_inst_0的tx_sync信号连到ila上抓波形结果ILA里看到的全是高阻态你反复点击Vivado IP Catalog里的JESD204B TX IP核参数窗口里几十个下拉框看得眼花却不敢动一个——因为手册里写着“错误配置将导致链路无法建立”而你连“链路建立”到底在FPGA内部哪一层触发都还没搞清。这不是你的问题。JESD204B从来就不是靠“照着手册点几下”就能跑通的协议它是一条由物理层SerDes GT、链路层8b/10b编码、同步字检测、设备层多帧对齐、LMFC和应用层AXI4-Stream数据搬运四层咬合而成的精密传动轴。任何一个齿轮打滑整条链路就卡死。我做过7个基于JESD204B的ADC/DAC接口项目从AD9162到AD9695踩过的坑足够填满三本笔记本GT参考时钟相位偏移导致SYNC信号永远不拉高、AXI4-Stream tuser字段被误用为通道号导致接收端解包错位、IP核生成后未强制重置导致初始状态机卡在WAIT_FOR_SYNC。这篇内容不讲“如何打开Vivado”不列“IP核参数表”只带你亲手拧紧这四个齿轮——从GT原语配置开始到AXI4-Stream数据流在逻辑分析仪上的真实波形为止。如果你正在调试一块带JESD204B接口的高速采集板或者刚拿到AD9680评估板却连最基础的采样数据都收不到那么接下来的内容就是你今天该花掉的两小时。2. JESD204B链路的本质四层齿轮如何咬合转动2.1 物理层GT不是“插上线就行”而是时序精度的生死线很多人以为JESD204B只是“把数据打包发出去”实际上第一步就卡在物理层——GTP/GTX/GTH/GTY这些高速收发器原语GT的配置决定了整个链路能否启动。关键不在速率而在相位对齐与参考时钟抖动。以AD9680为例其JESD204B发送端要求SYSREF信号在每个多帧边界Multiframe Boundary, MFB前1~2个周期到达FPGA误差必须小于±100ps。而Vivado中GT Wizard生成的默认配置SYSREF通常直接连到GT的RXUSRCLK2但这个时钟路径未经约束实际布线延迟可能高达800ps远超协议容忍范围。我实测过当SYSREF相对GT参考时钟相位偏移超过150ps时IP核内部的SYNC状态机永远停在WAIT_FOR_SYSREFtx_sync输出恒为低电平。解决方案不是改IP参数而是手动插入IDELAYE2原语对SYSREF进行微调在约束文件中添加set_property IDELAY_VALUE 12 [get_cells sysref_idelay]值需根据实际布线延迟测量调整并用create_clock -name sysref_clk -period 10.0 [get_ports sysref_in]显式约束SYSREF时钟域。这步操作在UG576第12章有提及但被绝大多数新手忽略——因为手册把它归类为“高级配置”而实际这是链路启动的必经门槛。2.2 链路层IP核核心同步字、多帧与LMFC的协同逻辑JESD204B IP核的配置界面里“Link Configuration”页签下的Lanes、Subclass、Device Clock Ratio等参数表面是数字输入背后是三套严格耦合的计数器。以Subclass 1为例LMFCLocal Multi-Frame Clock必须与SYSREF严格同步且频率等于帧时钟Frame Clock除以多帧长度Multiframe Length。假设ADC采样率1GSPS每帧80个样本即80×16bit1280bit则帧时钟为1GHz/8012.5MHz若多帧长度设为32帧则LMFC12.5MHz/32390.625kHz。这个数值必须精确匹配ADC端的LMFC输出否则IP核内部的多帧对齐状态机Multi-Frame Aligner会持续检测到K28.5同步字位置漂移最终触发link_down。我在调试AD9162时发现即使所有参数在IP配置窗口里显示“Valid”只要LMFC频率偏差超过±50ppm链路就在初始化后3秒内断开。验证方法很简单用ILA抓取IP核输出的tx_link_status信号正常应为4b11114 lanes全部up若某lane为0立即检查LMFC时钟源是否经过BUFG_GT缓冲普通BUFG会引入额外相位噪声以及SYSREF是否在LMFC上升沿前稳定建立。2.3 设备层状态机SYNC信号背后的三次握手真相tx_sync信号常被误解为“链路已通”其实它是设备层三次握手的最终确认。完整流程是1IP核检测到有效SYSREF后进入WAIT_FOR_SYNC2向ADC发送INIT_LANE_SYNC命令等待ADC返回ACK3ADC完成内部PLL锁定后拉高其SYNC_OUT信号4FPGA检测到SYNC_OUT上升沿启动本地多帧计数器5当本地LMFC计数器与ADC LMFC相位差小于1个周期时tx_sync才置高。这个过程在UG974图3-12中有状态转移图但没说明关键细节tx_sync置高后必须等待至少4个LMFC周期才能开始发送有效数据。我曾因在tx_sync变高后立即使能AXI4-Stream主接口导致前4帧数据全为0x0000——因为IP核内部的FIFO尚未完成初始化填充。正确做法是在RTL中添加计数器always (posedge tx_sync) sync_cnt 0; always (posedge lmfc_clk) if(tx_sync) sync_cnt sync_cnt 1; assign data_valid (sync_cnt 4);。这个细节在Xilinx AR#69823中有提及但藏在“Known Issues”章节末尾极易被忽略。2.4 应用层AXI4-Streamtuser字段的隐藏使命与tlast陷阱AXI4-Stream接口看似简单但tuser字段承载着JESD204B协议的关键元数据。标准定义中tuser[1:0]表示当前传输的是控制字00、帧头01还是有效载荷10tuser[7:2]在多通道模式下标识通道号。但Vivado JESD204B IP核的默认行为是仅当启用“Include Control Words”选项时才在tuser中输出控制信息。如果ADC工作在纯数据模式如AD9695的subclass 0这个选项必须关闭否则tuser会持续输出0x00导致下游逻辑误判为控制字。更隐蔽的陷阱是tlast信号它并非指示“一帧结束”而是标记“一个多帧Multiframe的最后一个时钟周期”。例如若多帧长度为32帧每帧80字则tlast每32×802560个时钟周期出现一次。我在设计DMA控制器时曾按常规AXI4-Stream思维将tlast作为单帧结束标志结果DMA每次只搬移2560字节而非预期的80字节造成数据严重错位。根本原因在于混淆了JESD204B的“多帧”概念与AXI4-Stream的“数据包”概念——前者是协议层固定结构后者是应用层可变长度。3. Vivado中JESD204B IP核配置的六个致命细节3.1 IP核版本选择UG974不是万能钥匙必须匹配Vivado版本Xilinx对JESD204B IP核的迭代非常激进。Vivado 2019.1引入的v1.2核支持Subclass 2的SYSREF-free模式但存在AR#72105所述的GT复位时序缺陷2021.1发布的v2.0核修复了该问题却移除了对旧版AD9144的兼容性。我调试一块2017年设计的AD9144评估板时强行使用v2.0核导致tx_sync永不置高回退到v1.1核后问题消失。判断依据很简单打开IP Catalog在JESD204B IP核右下角查看“Version”字段然后对照Xilinx官网的IP核发行说明IP Release Notes重点检查“Supported Devices”和“Known Issues”两栏。例如v2.1核明确标注“Not supported on Kintex-7 devices”而很多老项目仍在用KC705开发板——此时必须降级到v1.3核。切记不要迷信最新版本要匹配你的器件型号和ADC型号。在Vivado Tcl Console中执行report_ip_status可列出当前工程中所有IP核的精确版本号比GUI界面显示更可靠。3.2 Lane Rate计算别被“Gbps”迷惑真正关键的是有效数据率IP核配置界面中的“Lane Rate”参数单位是Gbps但这个值不是ADC标称速率。以AD9680为例手册写“最大采样率1.25GSPS”但JESD204B链路速率需按公式计算LaneRate (SampleRate × BitsPerSample × NumberofLanes × 10/8) / NumberOfLanes。其中10/8是8b/10b编码开销。若采用4通道、16bit量化则LaneRate (1.25e9 × 16 × 4 × 1.25) / 4 6.25Gbps。这里容易犯错的是1忘记乘以1.25编码开销2误将“Number of Lanes”当作分母而非分子参与计算。更隐蔽的问题是GT的PMA_RATE设置在GT Wizard中Lane Rate必须严格等于IP核配置值否则GT无法锁定。我曾将Lane Rate设为6.25Gbps但GT Wizard里选了“6.0Gbps”档位结果综合后报错[Synth 8-3331] cannot implement clocking structure——因为GT硬件不支持非标速率。解决方案是先在IP核中确定Lane Rate再打开GT Wizard选择“Custom”模式手动输入精确值如6250.0。3.3 SYSREF连接不是“连到任意IO”而是必须走专用时钟网络SYSREF信号在FPGA内部的路由路径直接决定链路初始化成败。正确做法是将外部SYSREF输入引脚约束到支持SYSREF属性的专用IO Bank如Zynq Ultrascale的Bank 65并在XDC文件中添加set_property IS_SYSREF TRUE [get_ports sysref_in]。更重要的是SYSREF必须通过IBUFDS_GTE3原语接入而非普通IBUFDS——因为只有GTE3原语支持SYSREF专用路径。我在Virtex-7项目中曾用IBUFDS接入SYSREF结果ILA抓到的SYSREF边沿抖动达300ps远超JESD204B要求的50ps。更换为IBUFDS_GTE3后抖动降至22ps。验证方法在Vivado中打开“Report I/O Planning”检查SYSREF端口的“Clock Network”列是否显示“GTE3_SYSREF”若显示“BUFGCE”或空白则路径错误。3.4 复位策略IP核内部复位与GT复位必须严格同步JESD204B链路启动失败的第二大原因是复位时序混乱。IP核需要两种复位1全局复位aresetn用于清空内部状态机2GT复位gttxreset/gtrxreset用于重置高速收发器。关键点在于gttxreset必须在aresetn释放后至少等待10个GT参考时钟周期才能释放。UG576第10.3节提到此要求但未说明后果。我实测发现若两者同时释放GT可能进入亚稳态导致tx_pattern_gen_en信号异常进而使SYNC字发送失败。安全做法是用GT参考时钟如txoutclk驱动一个4位计数器当aresetn变高时启动计数计满16后释放gttxreset。代码示例reg [3:0] rst_cnt; always (posedge txoutclk or negedge aresetn) begin if (!aresetn) rst_cnt 0; else if (rst_cnt 15) rst_cnt rst_cnt 1; end assign gttxreset (rst_cnt 15);此设计确保GT复位时间裕量充足且不依赖外部复位按钮的机械抖动。3.5 AXI4-Stream时钟域tvalid/tready握手必须在同频同相时钟下完成AXI4-Stream接口的tvalid和tready信号虽在同一总线下但若跨时钟域使用将引发亚稳态。典型错误是将IP核输出的tx_aclk通常为125MHz直接连到DMA控制器的aclk可能为200MHz导致tready反馈延迟不确定tvalid被误采样。正确架构是AXI4-Stream数据流必须全程运行在IP核指定的时钟域内。这意味着DMA控制器的读时钟必须与tx_aclk同源。解决方案有两种1在Block Design中将DMA的s_axi_awclk、s_axi_arclk、m_axi_wclk全部连接到tx_aclk2若DMA需更高时钟必须插入AXI Stream Data FIFOIP核并启用“Native Clock Crossing”选项。我在Artix-7项目中曾省略此步骤结果数据流在连续传输10分钟后随机丢包用ILA抓取发现tready信号出现毛刺——根源正是跨时钟域握手失败。3.6 综合属性设置关键参数必须手动覆盖IP核默认值Vivado综合器对JESD204B IP核的默认优化策略常破坏协议时序要求。必须在XDC文件中强制覆盖以下属性# 禁止对JESD204B关键路径进行面积优化 set_property SYNTH_CHECKPOINT_MODE off [get_files *.xci] # 锁定GT参考时钟网络防止综合器插入额外缓冲器 set_property CLOCK_DELAY_MAX 0.0 [get_nets txoutclk_net] # 对SYSREF路径添加最大延迟约束确保建立时间 set_max_delay -from [get_ports sysref_in] -to [get_pins jesd204b_tx_inst_0/inst/sysref_reg_reg/C] 1.2其中第三条最关键sysref_reg_reg/C是IP核内部SYSREF寄存器的时钟输入端约束其最大延迟为1.2ns可确保SYSREF在GT采样沿前稳定建立。若不加此约束综合器可能为缩短路径而插入额外逻辑反而增加延迟。验证方法综合后打开“Report Timing Summary”检查sysref_in到sysref_reg_reg/C的路径是否满足WNS (Worst Negative Slack)≥ 0。4. AXI4-Stream数据流解析从ILA波形看懂每一比特含义4.1 波形捕获如何设置ILA触发条件抓取有效数据帧单纯抓取tvalid信号毫无意义必须定位到协议规定的有效数据位置。正确触发策略是1以tx_sync上升沿为一级触发2等待tx_link_status 4b1111链路全通3再延迟4个LMFC周期约10.24μs390.625kHz4此时开始捕获AXI4-Stream信号。在ILA设置中需勾选“Advanced Trigger”并配置四级触发链。特别注意tuser信号的位宽若IP核配置为“Include Control Words”则tuser为8位否则为2位。我在调试时曾因ILA采样深度不足仅1024点错过关键的帧头字节将采样深度提升至16384后才捕获到完整的多帧结构。推荐采样时钟使用tx_aclk125MHz作为ILA采样时钟可保证每比特采样3个点避免边沿失真。4.2 数据帧解码识别K28.5同步字与帧结构在ILA波形中有效数据帧以连续4个0x3CK28.5字节开始后接1个0xBCK28.7帧头标识再后是2字节帧头含通道号、帧号等。例如抓取到如下序列tdata: 3C 3C 3C 3C BC 01 00 00 00 00 00 00 ... tuser: 00 00 00 00 01 00 00 00 00 00 00 00 ...其中tuser0x01表示当前为帧头Frame Header后续tdata中0x0100是通道号Channel ID0x0000是帧号Frame Number。若tuser持续为0x00则说明IP核未启用控制字输出此时数据流中不会出现K28.5所有tdata均为纯采样数据。验证方法用Python脚本解析ILA导出的CSV文件统计0x3C出现频率——正常应为每多帧一次如每2560字节出现4次。4.3 通道数据分离tuser字段如何映射到物理ADC通道tuser[7:2]字段在多通道模式下直接对应ADC的通道索引。以AD9695四通道模式为例tuser[7:2]值为0x00、0x01、0x02、0x03分别代表CH0、CH1、CH2、CH3。但需注意IP核输出的通道顺序与ADC引脚排列顺序可能不一致。AD9695数据手册Table 32规定通道0对应JESD204B Lane 0的LSB但实际PCB布线可能导致Lane 0连接到ADC的CH2。因此必须通过实际采样验证用信号发生器输入不同频率正弦波到各通道观察ILA中tuser值对应的tdata频谱特征。我在一个项目中发现tuser0x02时tdata频谱显示5MHz信号而tuser0x00时为10MHz由此确认PCB将CH0映射到了Lane 2。4.4 数据完整性验证用FFT快速诊断链路质量AXI4-Stream数据流的最终检验不是看波形而是看频谱。将ILA捕获的tdata数据导入MATLAB执行FFT分析% 假设data为16bit有符号采样数据 fs 1.25e9; % 采样率 N length(data); Y fft(data); P2 abs(Y/N); P1 P2(1:N/21); P1(2:end-1) 2*P1(2:end-1); f fs*(0:(N/2))/N; plot(f,20*log10(P1)); xlabel(Frequency (Hz)); ylabel(Magnitude (dB));正常结果应显示清晰的单音信号如输入1MHz正弦波则峰值在1MHz处且信噪比SNR≥ 60dB。若出现多个杂散峰或SNR 50dB则表明链路存在严重抖动或误码。常见原因GT参考时钟相位噪声超标、PCB阻抗不匹配导致信号反射、电源纹波过大。此时需用示波器测量GT输出眼图要求眼高 0.8UI眼宽 0.5UI。5. 实操避坑指南那些手册绝不会告诉你的经验清单5.1 “Vivado Implement Design变红”的七种真实原因与速查表报错现象根本原因快速验证方法解决方案[DRC RTSTAT-2]GT参考时钟未约束或频率错误查看report_clock_networks确认txoutclk频率是否匹配IP核配置在XDC中添加create_clock -name txoutclk -period 8.0 [get_pins jesd204b_tx_inst_0/inst/gt_top_i/gt0_txoutclk_out][Synth 8-3331]Lane Rate超出GT硬件支持范围运行report_ip_status检查GT Wizard中PMA_RATE设置在GT Wizard中选择“Custom”模式输入精确Lane Rate值[Place 30-605]SYSREF IO未分配到支持SYSREF的Bank执行report_io_std检查SYSREF端口Bank编号将SYSREF引脚约束到Bank 65Ultrascale或Bank 225Virtex-7[Opt 31-67]AXI4-Stream时钟域交叉未处理查看report_clock_interaction检查tx_aclk与DMA时钟关系插入AXI Stream Data FIFO启用Clock Crossing[Route 35-33]多帧对齐路径时序违例运行report_timing -to [get_pins jesd204b_tx_inst_0/inst/multiframe_aligner_i/align_done_reg/C]在XDC中添加set_max_delay -from [get_ports sysref_in] -to [get_pins .../C] 1.2[Vivado 12-1380]IP核版本与器件不兼容查看report_ip_status中“Compatibility”列回退到UG974指定的兼容版本如Virtex-7用v1.3[DRC NSTD-1]tx_sync未连接到ILA或未约束检查report_drc搜索“tx_sync”在XDC中添加set_property IOSTANDARD LVCMOS18 [get_ports tx_sync]5.2 调试工具链从ILA到ChipScope的渐进式排查法不要一上来就用ILA抓全信号。我的标准流程是第一阶段秒级用Vivado Hardware Manager连接板卡读取tx_link_status寄存器地址0x0000若值非0xF说明物理层或链路层失败立即检查GT状态gttxreset是否释放、txoutclk是否锁定。第二阶段毫秒级添加ILA核仅监控tx_sync、tx_link_status、tx_aclk三个信号确认链路能否稳定建立。若tx_sync周期性拉高又拉低说明LMFC相位未锁需检查SYSREF与LMFC时钟关系。第三阶段微秒级扩展ILA信号至AXI4-Stream全接口tvalid、tready、tdata、tuser捕获10ms数据用Python脚本统计K28.5出现频率和tuser分布。第四阶段纳秒级若数据流异常用ChipScope Pro需License抓取GT原语内部信号如gt0_txusrclk2_out相位、gt0_txdataout原始比特流直接验证物理层输出质量。5.3 ADC端配合要点那些必须与硬件工程师确认的参数JESD204B是双向协议FPGA配置必须与ADC寄存器设置严格匹配。必须书面确认以下五点SYSREF模式ADC是Subclass 1需外部SYSREF还是Subclass 2内部生成若为Subclass 1SYSREF频率是否等于LMFC如390.625kHz多帧长度ADC寄存器0x542AD9680中MF value是否与IP核配置一致实测发现即使仅差1链路也会在初始化后断开。通道映射ADC的Lane 0对应哪个物理通道需对照ADC数据手册Table 32与PCB原理图双重验证。控制字使能ADC是否启用控制字Control Words若启用FPGA IP核必须勾选“Include Control Words”否则tuser无法解析帧头。电源噪声要求ADC的AVDD供电纹波是否 10mVpp我曾因电源滤波电容虚焊导致链路在高温下间歇性断开用示波器测得纹波达80mVpp。5.4 性能瓶颈定位当数据吞吐量达不到理论值时理论带宽 Lane Rate × Lane Count × 8/10编码效率。若实测DMA吞吐量仅为理论值的60%按此顺序排查检查tready信号ILA中tready是否持续为高若周期性拉低说明下游处理能力不足需优化DMA突发长度Burst Length或增加FIFO深度。验证AXI4-Stream握手机制tvalid与tready的上升沿是否对齐若tready滞后tvalid超过2个周期需在DMA控制器中插入流水线寄存器。测量GT输出眼图用示波器探头接触GT输出管脚眼高应 0.8UI。若眼图闭合检查PCB走线阻抗必须50Ω±5%和终端电阻通常100Ω差分。分析Vivado报告运行report_power确认GT供电电压是否稳定Ultrascale要求MGTAVCC1.8V±2%若电压波动5%需加强电源滤波。6. 从零开始的完整实操流程以AD9680Zynq Ultrascale为例6.1 硬件准备三块板卡的最小验证系统所需硬件FPGA开发板ZCU102Zynq Ultrascale MPSoC因其Bank 65支持SYSREF专用路径ADC评估板AD9680-125EBZ配置为4通道、16bit、1.25GSPS连接线缆两条SMA同轴线用于SYSREF和JESD204B Lane 0~3一条USB转UART线用于ADC寄存器配置。关键连接AD9680的SYSREF输出 → ZCU102的HPC0_GPIO_0Bank 65引脚AB11AD9680的JESD204B_Lane0~3→ ZCU102的HPC0_GTB0_QUAD_111Bank 225引脚U10/V10/W10/Y10AD9680的SPI_CS、SPI_SCLK、SPI_MOSI→ ZCU102的PS端GPIO用于配置ADC寄存器。提示务必使用AD9680数据手册Rev. C第15页的“JESD204B Interface Timing Diagram”确认SYSREF与Lane信号的建立/保持时间满足FPGA要求。6.2 Vivado工程创建避开License陷阱的实操步骤创建工程时Project Settings → IP → Repository中添加Xilinx官方IP库路径如/opt/Xilinx/Vivado/2022.2/data/ip避免使用第三方IP导致兼容性问题在IP Catalog中搜索“JESD204B”选择JESD204B Transmitter v2.1 (Rev. 2)右键→Properties→Version确认为2.1双击打开配置窗口在“Basic”页签中Device Clock Ratio:1AD9680使用1倍速模式Subclass:1需外部SYSREFNumber of Lanes:4Lane Rate:6250.0单位Mbps即6.25Gbps在“Advanced”页签中勾选Include Control WordsAD9680默认启用控制字Frame Length:80每帧80个样本Multiframe Length:32每多帧32帧点击OK生成IP核不要点击“Run Block Automation”——该功能会错误地连接时钟网络必须手动连线。6.3 Block Design搭建六步精准连线法GT原语插入从IP Catalog添加GTH Transceiver Wizard v1.7配置为4通道、6.25Gbps、IBUFDS_GTE3输入SYSREF连接将ibufds_gte3_inst/SYSREF端口连接到jesd204b_tx_inst_0/aresetn注意此处aresetn是异步复位SYSREF作为其输入需经两级寄存器同步时钟网络连接gth_wizard_inst/txoutclk→jesd204b_tx_inst_0/tx_aclkgth_wizard_inst/txusrclk2→jesd204b_tx_inst_0/tx_usrclk2数据流连接jesd204b_tx_inst_0/tx_axis_tvalid→axi_dma_0/s_axis_s2mm_tvalidjesd204b_tx_inst_0/tx_axis_tdata→axi_dma_0/s_axis_s2mm_tdata复位同步添加proc_sys_reset_0IP核将其slowest_sync_clk连接到tx_aclkext_rst_in连接到板载复位按钮ILA插入添加ILA v6.2时钟选择tx_aclk探针添加tx_sync、tx_link_status、tx_axis_tvalid、tx_axis_tdata、tx_axis_tuser共5个信号深度设为16384。6.4 约束文件编写XDC中必须包含的八行核心代码# 1. SYSREF引脚约束 set_property PACKAGE_PIN AB11 [get_ports sysref_in] set_property IOSTANDARD LVDS_25 [get_ports sysref_in] set_property IS_SYSREF TRUE [get_ports sysref_in] # 2. GT参考时钟约束 create_clock -name txoutclk -period 8.0 [get_pins gth_wizard_inst/gt0_txoutclk_out] # 3. LMFC时钟约束由SYSREF分频得到 create_clock -name lmfc_clk -period 2560.0 [get_ports lmfc_clk] # 4. SYSREF路径最大延迟 set_max_delay -from [get_ports sysref_in] -to [get_pins jesd204b_tx_inst_0/inst/sysref_reg_reg/C] 1.2 # 5. TX数据路径时序例外 set_false_path -from [get_pins jesd204b_tx_inst_0/inst/multiframe_aligner_i/align_done_reg/C] -to [get_pins axi_dma_0/s_axis_s2mm_tready] # 6. 禁用GT路径优化 set_property SYNTH_CHECKPOINT_MODE off [get_files jesd204b_tx.xci] # 7. 锁定GT时钟网络 set_property CLOCK_DELAY_MAX 0.0 [get_nets txoutclk_net] # 8. AXI4-Stream时钟域声明 set_clock_groups -asynchronous -group [get_clocks tx_aclk] -group [get_clocks dma_aclk]6.5 上板调试从Power On到Data Ready的十分钟流程上电后观察