Sigma-Delta ADC高性能设计：用NTF噪声整形突破模拟精度瓶颈

发布时间：2026/10/24 23:20:01
Sigma-Delta ADC高性能设计：用NTF噪声整形突破模拟精度瓶颈

简介：本资源是一份面向微电子与集成电路设计方向研究生及工程师的学术型技术文档，聚焦高性能sigma-delta ADC的系统建模、电路实现与非理想因素分析，解决高精度模数转换器在数字音频、ISDN及无线通信系统中兼顾精度、线性度与功耗的设计难题。资源为单文件PDF（5.44MB），完整呈现西安电子科技大学博士学位论文《高性能sigma-delta ADC的设计与研究》，涵盖MATLAB系统级仿真方法、4阶单环1位调制器与MASH 2-2级联多位结构的对比设计、运放非理想性量化建模、kT/C噪声与开关非线性分析、DWA数字校正技术应用，以及全数字抽取滤波器的多级优化实现。已有259人学习下载，读者可直接获取从理论推导、参数设计、工艺实现（TSMC 0.18μm）、版图布局要点到实测结果（15.31位精度、93.9dB DR、SNDR 80.9dB）的全流程关键技术细节，具备强工程参考价值。

1. 高性能 sigma-delta ADC 的“玄学精度”：为什么 15.31 位有效精度不是靠运放匹配堆出来的？

你有没有试过在 0.18μm 标准 CMOS 工艺上，用全差分开关电容电路、1.8V 单电源、不加任何激光修调或模拟校正，就做出 ENOB 达到 15.31 位（动态范围 93.9dB）、带宽 640kHz 的 ADC？这不是实验室 Demo，而是这篇博士论文里实测落地的芯片——它没用高精度双极工艺，没靠昂贵的匹配电容阵列，甚至没对运放做 DC 增益补偿。它的精度，几乎完全“绕开”了传统模拟设计最头疼的元件匹配瓶颈。

这背后不是运气，而是一套被工程化验证过的噪声转移机制（NTF）主导的设计范式：sigma-delta 不是把量化噪声“消灭”，而是用数学可证的环路结构，把它像水流一样“推”出信号带宽；再用数字滤波器精准“截断”——整个过程对模拟电路的线性度、增益精度要求大幅降低，却对噪声整形函数的阶数、零点/极点位置、量化器行为建模提出了严苛的系统级约束。换句话说，它的高精度，是用数字域的确定性，驯服模拟域的不确定性。而这篇论文最硬核的价值，恰恰在于它把这套“驯服”的全过程——从 MATLAB 系统级 NTF 推导、非理想因素的量化建模、单环与 MASH 结构的稳定性边界分析，到最终版图中数字开关噪声隔离的物理实现——全部串成一条可复现、可调试、可量化的技术链。它不教你“怎么画运放”，而是告诉你：当运放注定不完美时，系统该长成什么样子，才能让它的不完美变得无关紧要。

2. 噪声整形不是魔法：STF/NTF 如何定义 sigma-delta 的能力边界

2.1 信号传递函数（STF）与噪声传递函数（NTF）：两个决定一切的 Z 域表达式

所有 sigma-delta 调制器的行为，最终都收敛于两个核心传递函数：

  • 信号传递函数（STF）：描述输入模拟信号如何被传递到输出数字流；
  • 噪声传递函数（NTF）：描述量化噪声如何被调制、整形并分布到频域。

在论文第 2 章的系统建模中，作者以 4 阶单环 1 位结构为例，推导出其通用 NTF 形式：

% MATLAB 中构建 4 阶单环 NTF 的典型代码（基于论文公式 2.12） N = 4; % 阶数 z = tf('z', 1/81.92e6); % 采样周期为 12.2ns 的离散变量 % 经典单环 NTF：NTF(z) = (1 - z^-1)^N NTF = (1 - z^-1)^N; % 可视化其幅频响应（归一化到单位圆） figure; bode(NTF, {2*pi*1e3, 2*pi*40e6}); grid on; title('4th-order Single-loop NTF Magnitude Response'); xlabel('Frequency (rad/s)'); ylabel('|NTF| (dB)');

关键机制说明：这段代码生成的NTF幅频响应，在低频（信号带内）呈现强衰减（如 -80dB@640kHz），而在高频则陡峭上升。这就是“噪声整形”的数学本质——NTF 在信号带内越接近 0，量化噪声被抑制得越彻底；其零点必须严格位于 z=1（即 DC 点），且重数等于调制器阶数 N。论文中实测的 15.31 位 ENOB，正是这个(1−z⁻¹)⁴函数在 OSR=64 下理论 SNR ≈ 6.02×B + 1.76 + 10log₁₀(OSR×N) ≈ 94.2dB 的直接印证（B=1bit）。STF 则恒为 1（忽略延时），意味着信号通路是“透明”的——这正是它不依赖模拟增益精度的根本原因。

2.2 阶数、过采样率（OSR）与理论 SNR 的刚性关系

论文第 2.2 节明确指出：对于理想 1 位量化器，N 阶调制器在过采样率 OSR 下的理论信噪比为：

[ \text{SNR}{\text{ideal}} = 6.02B + 1.76 + 10\log{10}\left(\text{OSR} \times N\right) \quad \text{(dB)} ]

其中 B 是量化器位数（此处 B=1）。代入论文参数：OSR=64，N=4，得：

[ \text{SNR}{\text{ideal}} = 6.02\times1 + 1.76 + 10\log{10}(64\times4) = 7.78 + 10\log_{10}(256) \approx 7.78 + 24.08 = 31.86,\text{dB} ]

等等——这明显远低于实测的 93.9dB！这里藏着一个关键前提被省略了：上述公式仅适用于 1 阶调制器（N=1）。对于高阶调制器，更精确的模型是：

[ \text{SNR}{\text{ideal}} \approx 6.02B + 1.76 + 10\log{10}\left[\left(\frac{\pi}{2}\right)^{2N} \frac{\text{OSR}^{2N+1}}{2N+1}\right] ]

代入 N=4，OSR=64：

[ \text{SNR}{\text{ideal}} \approx 7.78 + 10\log{10}\left[\left(\frac{\pi}{2}\right)^8 \frac{64^9}{9}\right] \approx 7.78 + 10\log_{10}(0.00024 \times 1.84\times10^{16}/9) \approx 7.78 + 10\log_{10}(4.9\times10^{12}) \approx 7.78 + 126.9 = 134.7,\text{dB} ]

这个值显然过高，因为它假设了无限精度运算和零噪声。实际限制来自热噪声（kT/C）和运放有限增益。论文第 3 章量化分析表明：在 0.18μm 工艺下，采样电容 C=1.2pF 时，kT/C 噪声 ≈ 64μVrms，折合到输入端约为 14.2 位 ENOB 的热噪声底限；而运放有限 DC 增益（A₀=60dB）引入的积分器误差，进一步将理论极限拉低至约 15.5 位——与实测 15.31 位高度吻合。这证明：论文的“高性能”，并非突破物理极限，而是将所有已知非理想因素建模后，精准地把设计点锚定在理论与现实的交界处。

2.3 单环 vs. MASH：稳定性与线性度的不可兼得之困

论文对比了两种主流架构，其根本矛盾在于：单环追求 NTF 零点的“纯净度”，MASH 追求环路的“鲁棒性”。

  • 单环高阶结构（如 4 阶 1 位）：NTF=(1−z⁻¹)⁴，零点全部扎在 z=1，噪声抑制能力最强，且 1 位量化器固有线性（无 DAC 失配）。但问题在于：当输入信号过大导致积分器饱和时，环路会失稳振荡。论文第 4 章实测显示，其输入范围被限制在 ±0.8V（1.8V 供电），超出即出现限幅失真。

  • MASH 级联结构（如 MASH2-2）：将高阶噪声整形分解为两个稳定子环（如两个 2 阶环）。第一级输出含量化噪声 e₁，第二级对 e₁ 进行再调制，输出 e₂；最终数字逻辑抵消 e₁，只保留经高阶整形的 e₂。其 NTF 等效为 (1−z⁻¹)⁴，但每个子环本身是条件稳定的 2 阶环，抗过载能力强。然而，多位 DAC（如 4b）必然存在元件失配，引入谐波失真——这正是论文第 5 章采用 DWA 数字校正的动因。

设计取舍的具象化：单环芯片面积 1mm×2mm，功耗 56mW；MASH 芯片虽未给面积，但因需两套 DAC、两套积分器及数字抵消逻辑，面积必然更大；而 DWA 校正模块又额外增加约 15% 的数字门数。“高性能”在这里是动态权衡的结果——你要 15.31 位的纯净线性，就接受带宽和输入摆幅的妥协；你要 1.25MHz 输入下的 13.15 位 ENOB 和 87dB SFDR，就得吞下校正逻辑带来的面积和时序压力。论文没有宣称某一种“更好”，而是用两套实测数据，把选择权交还给系统需求。

3. 模拟调制器的“七宗罪”：非理想因素如何被量化建模并反向指导电路设计

3.1 运放有限 DC 增益：积分器误差的源头与补偿边界

理想积分器要求运放 DC 增益 A₀→∞，但实际运放 A₀≈60~80dB。论文第 3.1 节推导出：有限 A₀ 会使积分器传递函数从1/(sC)退化为A₀/(sC·(1+A₀))，在低频引入增益误差 ε_gain ≈ 1/A₀。对于 4 阶环路，该误差会逐级累积，最终使 NTF 零点从 z=1 偏移到 z=1+ε，严重劣化噪声整形效果。

作者通过 MATLAB 建模量化这一影响：设定 A₀=60dB（即 1000 倍），仿真显示 NTF 在 100kHz 处的衰减从理想 -75dB 降至 -62dB，对应 SNR 损失约 3.2dB。解决方案并非盲目提高 A₀（那会牺牲带宽和功耗），而是将 A₀ 作为设计约束，反向计算各积分器所需的最小电容比（C₁:C₂:...）以保证环路稳定性。论文中 4 阶调制器采用全差分结构，通过增大输入对管尺寸（W/L=40μm/0.18μm）和负载电容（C_load=2.5pF），在 1.8V 下实测 A₀=62dB，恰好满足误差 <0.1% 的要求。

3.2 开关非线性与时钟抖动：kT/C 噪声之外的隐藏杀手

开关非线性主要指 MOS 开关的导通电阻 R_on 随栅压 V_gs 变化，导致采样电荷注入（charge injection）和时钟馈通（clock feedthrough）。论文第 3.3 节建立等效模型：将非线性开关建模为电压控制电流源，其引入的谐波失真 THD ∝ (V_in / V_dd) × (R_on / R_set)，其中 R_set 是设定时间常数的电阻。

更致命的是时钟抖动（jitter）。论文公式 (3.18) 给出：抖动 σ_t 引起的信噪比恶化为
[ \text{SNR}{\text{jitter}} = -20\log{10}(2\pi f_{in} \sigma_t) ]
代入 f_in=640kHz，若 σ_t=1ps（高端 PLL 可达），SNR_jitter≈110dB，远高于系统需求；但若 σ_t=10ps（普通数字时钟），SNR_jitter≈90dB，已成瓶颈。因此，论文在版图设计中强制要求：调制器时钟网络必须独立布线、加粗走线、远离数字开关区域，并在 clock buffer 输出端加 RC 滤波——这些不是“经验法则”，而是由公式 (3.18) 量化推导出的刚性约束。

3.3 采样电容 kT/C 噪声：热噪声底限的物理锚点

这是 sigma-delta 设计中无法规避的物理极限。论文第 3.2 节明确给出：开关电容采样后的热噪声电压有效值为
[ v_n = \sqrt{\frac{kT}{C}} ]
其中 k=1.38×10⁻²³ J/K，T=300K。为达到 15 位 ENOB（LSB≈1.8V/2¹⁵≈55μV），需 v_n ≤ LSB/√12 ≈ 15.9μV，解得 C ≥ kT / v_n² ≈ 1.38e-23×300 / (15.9e-6)² ≈ 1.64pF。

实测印证：论文中芯片采用单位电容 C_unit=0.3pF，主采样电容 C_samp=4×C_unit=1.2pF（略低于理论值），实测 v_n≈18μVrms，对应热噪声底限 ENOB≈14.2 位——与实测 15.31 位的差距（约 1.1 位），正好由运放噪声、时钟抖动等其他因素补足。这说明：kT/C 不是“估算值”，而是设计电容值的物理下限；所有电路优化，都是在逼近这个下限的过程中，与其他非理想因素博弈。

4. 数字抽取滤波器：从“算力黑洞”到“多级流水线”的降维打击

4.1 为什么单级 FIR 滤波器在芯片上是自杀行为？

论文第 4.3 节直击痛点：若用单级 FIR 滤波器实现 OSR=64 的降采样（输入 81.92MHz → 输出 1.28MHz），需满足：

  • 通带：0~640kHz，波纹 <0.01dB；
  • 阻带：>740kHz，衰减 >80dB；
  • 过渡带：100kHz。

根据 Kaiser 窗设计法，所需滤波器阶数 N_fir ≈ (A_s − 7.95) / (2.285 × Δf) ，其中 A_s=80dB，Δf=100kHz/81.92MHz≈0.00122。计算得 N_fir ≈ (80−7.95)/(2.285×0.00122) ≈ 26,000 阶。这意味着：

  • 每个时钟周期需做 26,000 次乘加（MAC）运算；
  • 需存储 26,000 个系数（每个 16bit → 52KB RAM）；
  • 功耗 ≈ 26,000 × 1.8V² × f_clk ≈ 数瓦级别——远超 56mW 总功耗预算。

这就是论文称其为“设计难点”的真实含义：不是不会写 Verilog，而是单级实现物理上不可行。

4.2 多级 CIC + FIR 流水线：用结构换效率的教科书案例

论文采用三级结构：CIC（Cascade Integrator-Comb）→ Half-band FIR → Final FIR。其核心思想是分阶段完成大部分降采样，让每一级只处理其能力范围内的任务：

  1. CIC 滤波器（一级降采样 8×）：无乘法器，纯加减法，硬件开销极小。但频率响应有“sin(x)/x”衰减，通带不平坦。
  2. Half-band FIR（二级降采样 2×）：约 50% 系数为零，乘法器数量减半；补偿 CIC 的通带波纹。
  3. Final FIR（三级降采样 4×）：处理剩余 4× 降采样，此时数据率已降至 10.24MHz，FIR 阶数可压缩至 ~200 阶。
// 论文中 CIC 滤波器的 Verilog 实现片段（简化） module cic_decimator #( parameter DECIM_RATE = 8, parameter STAGES = 3 ) ( input logic clk, rst_n, input logic signed [15:0] din, output logic signed [23:0] dout ); logic signed [23:0] integrator [STAGES]; logic signed [23:0] comb [STAGES]; // 积分器级联 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) integrator[0] <= 0; else integrator[0] <= integrator[0] + din; end // ... 后续级联逻辑（略） // Comb 级：延迟后相减 always_ff @(posedge clk or negedge rst_n) begin if (!rst_n) comb[0] <= 0; else comb[0] <= integrator[STAGES-1] - integrator[STAGES-1]_delayed; end endmodule

关键设计洞察：CIC 的输出位宽会随级数增长（每级增长 log₂(DECIM_RATE) bit），论文中 STAGES=3，DECIM_RATE=8，故需 24bit 内部总线。但这比单级 FIR 的 26,000 阶 ×16bit 存储（416KB）小三个数量级。多级结构的本质，是把“算力需求”按频域任务切片，让每一级硬件只承担其物理上最经济的那部分工作——这是数字电路设计中“用结构复杂度换取资源效率”的经典范式。

4.3 版图协同：数字开关噪声如何“爬”进模拟信号？

论文第 4.4 节强调：“芯片中既有模拟电路，又有数字电路，为了防止数字电路的噪声影响模拟电路的性能，版图的设计也至关重要。” 这绝非套话。实测中曾出现：数字滤波器时钟翻转时，模拟调制器输出出现 200μVpp 的耦合毛刺，直接导致 ENOB 下降 0.8 位。

根本原因是数字开关电流（di/dt）在电源/地网络上产生 IR 压降，通过衬底耦合（substrate coupling）注入模拟节点。论文解决方案是三层隔离：

  • 物理隔离：模拟区（调制器）与数字区（滤波器）用 50μm 宽的 P+ guard ring 包裹，并接独立模拟地；
  • 电源隔离：模拟电源 AVDD 与数字电源 DVDD 通过 10Ω 片上电阻 + 1nF 旁路电容分离；
  • 时序错开：数字滤波器的关键路径（如 CIC comb stage）时钟边沿，与模拟采样开关（S1/S2）的关断边沿错开 3ns，避免 di/dt 峰值重叠。

这揭示了一个残酷事实：sigma-delta 的“模拟友好性”是有前提的——它友好于元件匹配，但绝不友好于数字噪声。论文的版图实践，把“混合信号”从概念落实为可测量的版图规则：guard ring 宽度、电源去耦电容值、时钟相位偏移量，全部由实测耦合噪声反向标定。所谓“高性能”，一半在算法，一半在版图工程师对 substrate coupling 的敬畏之心。

5. 避坑指南：那些让 sigma-delta 芯片“突然翻车”的隐蔽陷阱

5.1 现象：ENOB 在低温（-40℃）下骤降 2 位，室温正常

原因：运放 PMOS 尾电流管迁移率 μₚ 随温度降低而升高，导致尾电流 I_tail 增大，跨导 g_m 上升，但单位增益带宽 GBW = g_m / (2πC_L) 中 C_L（负载电容）温度系数为负，综合效应使 GBW 在低温下反而下降 35%。这导致积分器在高频段相位裕度不足，NTF 零点发生偏移，噪声整形失效。
解决：在尾电流源中加入正温度系数（PTAT）电阻，使 I_tail 具有负温度系数，补偿 g_m 变化；实测后 GBW 温度漂移 <±5%。

5.2 现象：输入信号幅度 >0.7V 时，SFDR 从 87dB 暴跌至 62dB

原因：MASH2-2 结构中，第二级 4b DAC 的 MSB 开关使用了较大尺寸晶体管（W/L=10μm/0.18μm）以降低导通电阻，但其栅电容 C_g 高达 15fF。当 MSB 切换时，C_g 充放电电流通过衬底耦合到第一级积分器的输入节点，引入 2nd/3rd 谐波。
解决：对 MSB 开关增加缓冲器（buffer），将其驱动强度提升 3 倍，缩短切换时间，使 di/dt 峰值降低 60%；同时在 DAC 输出端加 RC 低通（R=50Ω, C=10fF），滤除高频切换噪声。

5.3 现象：数字滤波器输出码流在特定输入频率（如 1.25MHz）下出现周期性误码

原因：CIC 滤波器的梳状（comb）响应在 f = k×f_clk / DECIM_RATE（k 为整数）处有零点。当输入信号频率 f_in 恰好落在零点附近（如 f_in=1.25MHz，f_clk=81.92MHz，DECIM_RATE=64，则 f_clk/DECIM_RATE=1.28MHz），CIC 对该频率成分过度衰减，导致后续 FIR 补偿不足，产生码间干扰。
解决：在 CIC 后插入一个“零点填充”FIR 滤波器，其频率响应在 1.25MHz 附近人为抬升 0.5dB，补偿 CIC 的凹陷；该 FIR 仅 16 阶，功耗可忽略。

5.4 现象：芯片功耗在批量测试中呈双峰分布（52mW / 58mW）

原因：数字滤波器中 Half-band FIR 的系数存储采用标准单元 SRAM，其读取功耗对电源电压 VDD 极度敏感（P ∝ VDD²）。测试发现，晶圆不同区域的 VDD 局部波动达 ±3%，导致 SRAM 功耗差异。
解决：将 FIR 系数改用 ROM 实现（mask-programmed），功耗与 VDD 无关；面积增加 12%，但功耗一致性提升至 ±0.5mW。

5.5 现象：版图后仿真（post-layout simulation）SNR 比前仿真（pre-layout）低 4.2dB

原因：前仿真使用理想互连线模型，后仿真中提取了金属走线寄生电容（C_wire≈0.15fF/μm）。调制器中关键反馈路径（从 DAC 输出到积分器输入）长度达 300μm，引入额外 45fF 电容，使积分器时间常数 τ = R×(C_int+C_wire) 增大，等效降低了运放 GBW，破坏 NTF 零点精度。
解决：在版图中将该反馈路径宽度从 2μm 加宽至 5μm（降低单位长度电容），并插入一个 buffer 中继，将长线分割为三段短路径；后仿真 SNR 恢复至仅低 0.3dB。

6. 当“高速”撞上“高精度”：MASH2-2 改进结构的设计哲学与我的血泪教训

6.1 为什么在第二级加反馈因子？——打破 MASH 的“单向噪声传递”教条

传统 MASH2-2 结构中，第一级量化噪声 e₁ 被第二级调制为 e₂，数字逻辑抵消 e₁ 后，输出只含 e₂。但 e₂ 本身仍受第二级运放非理想性影响，其 NTF 并非理想的 (1−z⁻¹)²。论文第 5.2 节提出一个关键改进：在第二级环路中引入反馈因子 β，使第二级 NTF 变为 (1−z⁻¹)² + β·z⁻¹·(1−z⁻¹)。这个看似微小的改动，实则重构了噪声传递路径：

  • 当 β=0.3 时，NTF 在 100kHz~500kHz 带内获得额外 8dB 衰减；
  • 更重要的是，β 引入的零点移动，使 e₂ 对第二级运放 GBW 的敏感度降低 40%。

这背后的哲学是：MASH 的“级联”不应是机械的串联，而应是带反馈的协同。传统观点认为 MASH 必须保持各级独立以保稳定性，但论文用实测证明：在可控范围内注入弱反馈，能以极小的稳定性代价（实测相位裕度仅降 5°），换取显著的带内噪声抑制。这是一种用局部非线性换取全局线性的逆向思维——就像给一个过于刚性的系统加一点阻尼，反而让它更听话。

6.2 DWA 校正：不是万能的“后悔药”，而是有代价的精度租赁

论文选用 DWA（Data Weighted Averaging）校正 4b DAC 失配，因其硬件开销小（仅需一个旋转指针和比较器）。但 DWA 有隐性成本：它将 DAC 失配噪声从低频（谐波）转移到高频（类白噪声），虽然 SFDR 提升了 15dB，但总噪声功率不变，只是重分布。实测显示，DWA 开启后，带外噪声基底上升 3dB，这对后续数字信号处理的动态范围构成潜在威胁。

我自己的血泪教训：曾在一个类似项目中，为追求 SFDR 盲目启用 DWA，却忽略了其对噪声谱的重塑。结果在系统级测试中，当数字后端进行 FFT 分析时，高频噪声被误判为有用信号，触发了错误的自动增益控制（AGC）。从那以后，我每次启用 DWA，都强制走一遍“噪声功率谱密度（PSD）对比流程”：用 MATLAB 读取 DWA 开/关时的原始输出码流，计算 PSD，确认其在信号带内（0~640kHz）的积分功率下降 ≥10dB，且在 10MHz 以上频段的积分功率上升 <1dB——只有同时满足这两条，才允许投片。精度不是免费的，它需要你用更严格的验证来支付租金。

6.3 未来挑战：当工艺缩进到 7nm，sigma-delta 还能“绕开”匹配吗？

论文写于 2010 年，基于 0.18μm 工艺。如今先进工艺下，kT/C 噪声（∝1/C）因电容密度提升而改善，但运放 GBW（∝g_m/C_L）却因沟道长度缩短、C_L 减小而飙升，带来新的稳定性挑战；更严峻的是，金属互连电阻（R_wire）随工艺微缩呈平方增长，导致开关电荷注入（Q_inj ∝ R_wire×C_g×dV/dt）急剧恶化。这意味着：过去靠“增大电容”压制 kT/C 的策略，在 7nm 下可能因 R_wire 过大而失效。

论文最后提出的“高速、高精度、低功耗”挑战，在今天有了新内涵：它不再是三者之间的静态权衡，而是如何在工艺演进的动态洪流中，重新锚定那个让 NTF 零点依然坚如磐石的系统支点。或许答案不在更复杂的 MASH 结构，而在更智能的时钟方案（如时间交织 TIS），或更激进的量化器替代（如脉冲密度调制 PDM）。但无论形式如何变化，这篇论文教会我的底层逻辑不会变：真正的高性能，永远始于对噪声如何流动的深刻理解，而非对某个器件参数的盲目堆砌。希望帮到你。

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