2nm芯片背面供电BSPDN技术：散热挑战与热管理设计实践

1. 从翻面说起背面供电到底动了谁的奶酪1.1 一颗芯片的供电焦虑是怎么来的但凡接触过芯片后端设计或者做过板级电源完整性分析的同行大概都有过这种体验芯片正面密密麻麻铺满了信号线电源网络只能像夹缝里求生存一样在金属层之间见缝插针。到了2nm这个节点晶体管本身已经小到肉眼不可分辨可供电网络却越来越胖——因为电流密度上去了IR drop电压降和电迁移问题逼着你不得不加粗电源线。结果就是信号布线和电源布线在有限的金属层资源里打得不可开交。背面供电也就是业内常说的BSPDNBackside Power Delivery Network干的事情说白了就一句话把电源网络从芯片正面挪到晶圆背面去。正面专心走信号背面专心供电各司其职。这个思路其实不新鲜学术界讨论了十几年真正让它进入量产视野的是2nm节点逼近物理极限之后正面金属层实在挤不下了。我个人的理解是这有点像城市交通规划。以前所有车道——不管是货车还是小轿车——都挤在地面道路上堵得水泄不通。现在把货运通道整体搬到地下隧道地面只跑客运通行效率自然上来了。但地下隧道本身也会发热而且散热条件比地面更差这就是问题的起点。1.2 为什么偏偏是2nm节点需要翻面要理解这个时间点的必然性得看几个硬指标。在5nm和3nm节点正面供电网络虽然已经吃紧但通过增加金属层数、优化电源网格密度还能勉强撑住。到了2nm情况变了晶体管密度继续翻倍单位面积功耗虽然有所下降但总电流需求反而上升同时信号线之间的寄生电容要求金属层尽可能薄、尽可能紧凑电源线却要求尽可能粗。这两个需求在同一个平面上是根本矛盾的。背面供电把这个矛盾拆解了。晶圆背面可以做到几十微米甚至更厚的供电层电阻极低IR drop可以控制在个位数毫伏级别。而且背面供电的TSV硅通孔可以直接打在晶体管源漏极正下方供电路径缩短到极致。从电源完整性角度看这几乎是理想方案。但代价也很明显热量从哪里走1.3 散热为什么成了翻面之后的新痛点传统芯片的散热路径是这样的晶体管产生的热量通过硅衬底传导到芯片背面再通过TIM热界面材料传到均热盖最后到散热器。注意热量本来就是从背面走的。现在背面被供电网络占了你等于在原本的散热通道上盖了一层保温被。更麻烦的是背面供电网络本身也是发热源。那些粗壮的电源线虽然电阻低但承载的电流大焦耳热不可忽视。而且背面金属层和硅衬底之间还有绝缘层热导率远低于纯硅。这就导致热阻增加结温升高。从工程角度看这不仅仅是散热更难的问题而是整个热管理架构需要重新设计。以前你可以把芯片背面当作一个均匀的热扩散面来处理现在背面变成了一个有结构的发热体热阻层热仿真模型都得推倒重来。2. 背面供电的核心技术拆解从原理到实现2.1 BSPDN的几种技术路线对比目前业界主流的背面供电方案大致可以分成三类各有各的取舍。第一种是埋入式电源轨Buried Power RailBPR。这个方案是在硅衬底里挖沟槽把电源轨埋进去然后通过微通孔连接到晶体管。它的优势是工艺相对成熟与现有FinFET或GAA工艺兼容性较好。但缺点是电源轨截面有限载流能力受限而且埋入深度受制于刻蚀工艺。第二种是纳米硅通孔供电nTSV。这个方案是在晶体管层下方直接打纳米级通孔连接到背面的大面积电源网络。nTSV直径可以做到100nm以下密度极高供电路径最短。但工艺难度极大良率是最大挑战。第三种是背面电源网络正面信号网络完全分离的架构。这其实是前两种方案的终极形态背面可以做到非常厚的铜层电阻极低。但散热问题也最突出因为背面几乎被金属占满。方案类型供电路径长度工艺难度散热影响适用节点埋入式电源轨中等中等较小3nm/2nm纳米硅通孔最短极高中等2nm及以下完全分离架构最短高最大2nm及以下从实际量产角度看埋入式电源轨可能是最先落地的方案因为它在工艺上最接近现有产线。但长期来看纳米硅通孔方案在性能上更有优势。2.2 供电网络翻面后的热阻变化计算这里我试着做一个简化的热阻估算帮助理解问题的严重程度。假设传统芯片的散热路径热阻为R_th1主要由硅衬底热阻、TIM热阻和散热器热阻串联组成。硅衬底厚度约100微米热导率约150 W/(m·K)对于1cm²的芯片面积硅衬底热阻约为R_si L / (k × A) 100e-6 / (150 × 1e-4) 0.0067 K/W这个值其实很小。TIM热阻通常在0.1-0.5 K/W量级散热器热阻在0.1-1 K/W量级。所以硅衬底本身的热阻不是瓶颈。但背面供电引入的绝缘层和金属层会改变这个格局。假设背面供电层总厚度50微米其中绝缘层占一半热导率约1 W/(m·K)金属层热导率约400 W/(m·K)。等效热导率大约在2-10 W/(m·K)量级比纯硅低一到两个数量级。这意味着背面供电层的热阻可能达到0.05-0.25 K/W比原来的硅衬底热阻高出一个数量级。对于功耗100W的芯片这额外增加的热阻会导致结温升高5-25°C。在2nm节点芯片功耗密度可能达到100W/cm²以上这个温升是致命的。2.3 散热路径重构的工程思路面对这个问题业界目前有几条思路在并行推进。第一条路是热-电协同设计。既然背面供电层不可避免那就把它设计成既能供电又能导热的结构。具体做法是在电源网络之间填充高导热绝缘材料比如氮化铝或金刚石薄膜。这些材料绝缘性能好热导率又远高于二氧化硅。代价是工艺复杂度上升成本增加。第二条路是正面辅助散热。传统芯片正面也有一定的散热能力虽然不如背面但通过优化正面金属层的热扩散结构可以分担一部分热量。比如在信号线之间插入导热通孔把热量引导到正面散热层。第三条路是封装级散热创新。比如把均热盖直接键合到芯片背面减少TIM层热阻或者采用微流道冷却在芯片背面刻蚀微通道让冷却液直接流过。这些方案在实验室已经验证但量产还有距离。我个人的判断是短期内热-电协同设计是最现实的方案因为它不需要颠覆封装工艺。中长期看微流道冷却可能会成为高功耗芯片的标配。3. 实操视角从设计到验证的完整流程3.1 热仿真模型的搭建要点如果你正在做2nm节点的热分析第一步就是把仿真模型建对。这里有几个关键点容易被忽略。首先是各向异性热导率。背面供电层的金属和绝缘体是交替排列的横向和纵向热导率差异巨大。如果你用各向同性材料参数去仿真结果会严重偏离实际。正确的做法是分别定义横向和纵向热导率或者用等效介质理论计算。其次是界面热阻。背面供电层和硅衬底之间、供电层和TIM之间都存在界面热阻。这些界面热阻在宏观尺度可以忽略但在2nm节点界面热阻可能占总热阻的30%以上。仿真时必须显式建模不能简单用理想接触代替。第三是温度相关的材料参数。硅的热导率随温度升高而下降在100°C时可能比室温低20%以上。金属的热导率虽然温度依赖性小但电阻率随温度上升焦耳热也会变化。这些耦合效应在高温场景下必须考虑。注意很多商用热仿真工具默认使用室温材料参数做2nm节点分析时一定要手动开启温度相关选项否则结温预测可能偏低10-20°C。3.2 电源完整性与热耦合的联合仿真背面供电的一个核心优势是降低IR drop但IR drop降低意味着什么意味着在相同功耗下电流可以更大或者相同电流下电压可以更低。无论哪种情况局部电流密度都可能上升焦耳热分布会发生变化。所以你不能先做电源仿真再做热仿真而应该做电-热联合仿真。具体流程是先跑电源网格仿真得到电流密度分布然后把电流密度映射到热仿真网格作为热源跑热仿真得到温度分布再把温度分布反馈回电源仿真更新电阻率迭代直到收敛。这个流程听起来简单实际操作中最大的坑是网格映射。电源仿真和热仿真的网格通常不一致映射过程中会引入误差。我的经验是在关键区域比如nTSV附近手动加密网格确保映射精度。另外迭代收敛判据不要设得太松温度变化小于0.5°C再停止比较稳妥。3.3 实测验证热成像与红外显微镜的配合使用仿真做完最终还是要靠实测验证。对于背面供电芯片传统的背面红外热成像会遇到麻烦背面被金属层挡住了红外光透不过去。这时候有几个替代方案。一是正面红外热成像虽然空间分辨率稍差但可以避开背面金属层。二是锁相热成像通过调制芯片功耗提取热信号信噪比更高。三是微区拉曼热测量利用拉曼峰位随温度移动的特性可以做到亚微米级空间分辨率但测量速度慢适合关键点验证。我实际用下来锁相热成像微区拉曼的组合比较实用。先用锁相热成像快速扫全局找到热点区域再用拉曼在热点区域做高精度测量。这样既保证了效率又保证了关键数据的准确性。4. 常见问题与排查技巧实录4.1 仿真与实测偏差过大的排查思路这是最常见的问题。仿真说结温85°C实测105°C差了20°C。怎么查第一步检查功耗输入。仿真用的功耗是不是实际功耗很多情况下仿真用的是典型功耗实测跑的是峰值功耗差20%很正常。先把功耗对齐。第二步检查边界条件。仿真用的环境温度、风速、散热器热阻是不是和实测一致我遇到过好几次仿真用的是理想散热器热阻实测散热器没压紧接触热阻大了好几倍。第三步检查材料参数。特别是TIM的热导率供应商给的是体材料热导率实际涂覆后有效热导率可能只有一半。还有界面热阻仿真默认理想接触实际可能有0.1-0.5 K/W的接触热阻。第四步检查网格收敛性。网格太粗热点温度会被平均掉。做网格无关性验证逐步加密直到温度变化小于1%。4.2 背面供电TSV区域的局部热点处理nTSV区域是热流密度最高的地方因为电流集中而且TSV本身的热导率虽然高但周围绝缘层的热导率低形成热瓶颈。处理这个问题有几个实操技巧。一是在TSV周围增加虚设TSV不接电只导热。这些虚设TSV可以把热量从热点区域导走。二是优化TSV布局不要把所有TSV集中在一个区域均匀分布可以降低局部热流密度。三是在TSV和电源网络之间增加热扩散层用高导热金属把热量摊开。我试过在TSV阵列中插入10%的虚设TSV热点温度可以降低5-8°C代价是面积增加约5%。这个取舍在大多数场景下是划算的。4.3 封装翘曲对散热的影响与对策背面供电芯片的背面金属层厚而且和硅衬底的热膨胀系数不匹配回流焊之后翘曲量可能达到几十微米。翘曲会导致TIM层厚度不均匀薄的地方热阻小厚的地方热阻大整体散热能力下降。对策有几个。一是对称设计在芯片正面也增加平衡层抵消背面金属层的应力。二是优化回流曲线降低峰值温度减少热应力。三是选用高导热柔性TIM比如相变材料或导热凝胶对翘曲的容忍度更高。实测数据显示翘曲量从20微米增加到50微米TIM有效热阻可能增加30%以上。所以封装设计阶段就要把翘曲纳入考量不能等封装完了再补救。4.4 常见问题速查表问题现象可能原因排查方法解决措施仿真结温偏低功耗输入偏小对比仿真与实测功耗使用峰值功耗仿真仿真结温偏低界面热阻未建模检查接触设置添加界面热阻层局部热点超标TSV密度过高查看电流密度分布增加虚设TSV整体温度偏高TIM热阻大测量TIM厚度优化封装压力翘曲导致散热不均热膨胀系数不匹配测量翘曲量对称设计柔性TIM红外测温不准背面金属遮挡改用正面或锁相锁相热成像拉曼5. 从2nm往回看对现有设计的启示5.1 中低端芯片能借鉴什么虽然背面供电是2nm节点的技术但它的设计思路对中低端芯片也有参考价值。比如在电源网络设计上可以借鉴电源与信号分离的思路在PCB层面就把电源层和信号层分开减少耦合。在散热设计上可以借鉴热-电协同的思路在电源平面下方增加导热过孔把热量导到PCB背面。我实际做过一个案例在一颗28nm芯片的PCB设计上把电源平面和信号平面之间的介质层换成高导热材料结温降低了3-5°C。成本增加不到5%效果很明显。5.2 散热材料的选择逻辑背面供电芯片对散热材料提出了更高要求。传统TIM热导率3-5 W/(m·K)已经不够用了需要5-10 W/(m·K)甚至更高。但高导热TIM通常更硬接触热阻反而可能更大。所以选材料不能只看体热导率要看有效热阻。我的经验是对于功耗密度超过50W/cm²的芯片优先选相变材料或金属基TIM。相变材料在工作温度下变软填充间隙能力强接触热阻低。金属基TIM热导率极高但需要足够的封装压力。另外背面供电芯片的背面金属层通常比较平整这对TIM接触是有利的。但翘曲问题又抵消了这个优势。所以封装设计要综合考虑。5.3 测试方案的调整建议如果你手头有背面供电的样片要测试传统的测试方案可能需要调整。比如热阻测试JEDEC标准方法假设热量从背面走但背面供电芯片的背面有金属层热流路径变了标准方法可能不适用。建议的做法是先用仿真确定热流路径然后根据热流路径设计测试方案。如果热流主要通过背面金属层那就要在金属层上做温度测量。如果热流部分通过正面那正面也要布温度传感器。另外背面供电芯片的电源噪声测试也要注意。因为供电网络在背面探针台可能无法直接接触。这时候可以用背面探针或者电磁场扫描来间接测量。6. 一些实操中的个人体会6.1 热仿真不是越精细越好刚开始做2nm节点热仿真的时候我总想把网格画得越细越好结果仿真跑一天都跑不完。后来发现关键是在正确的地方用正确的精度。TSV区域、热点区域网格要细远离热源的区域网格可以粗。用自适应网格加密效率高很多。另外材料参数的不确定性往往比网格精度影响更大。与其花时间加密网格不如花时间确认材料参数。我现在的做法是先跑粗网格快速迭代确定材料参数和边界条件再跑细网格出最终结果。6.2 实测数据永远比仿真可信不管仿真做得多漂亮最终还是要靠实测说话。我遇到过好几次仿真结果和实测差很多最后发现是仿真模型里漏了一个热源或者边界条件设错了。所以我的原则是仿真指导设计实测验证设计。两者不一致时先信实测再查仿真。6.3 跨部门协作比技术本身更重要背面供电芯片的散热问题不是一个人能解决的。它涉及芯片设计、封装设计、PCB设计、系统散热设计每个环节都要协同。我见过太多案例芯片设计说封装解决封装说系统解决系统说芯片解决最后谁都没解决。我的建议是在项目早期就建立跨部门的热管理小组统一热设计目标和接口参数。芯片设计阶段就要考虑封装的热阻预算封装设计阶段就要考虑系统的散热能力。这样才能避免后期互相扯皮。6.4 一个容易被忽略的细节测试点的热设计做热测试的时候经常需要在芯片上贴热电偶或者布置传感器。这些测试点本身会影响热流分布特别是对于小尺寸芯片一个热电偶可能就改变了局部热场。我的做法是尽量用非接触测量比如红外或拉曼。如果必须接触测量用极细的热电偶并且做对照实验评估测试点的影响。另外测试点的位置要选在热流路径上不要选在边缘或角落否则测到的温度没有代表性。6.5 关于成本与性能的平衡背面供电先进散热方案成本肯定比传统方案高。但具体高多少值不值得要看应用场景。对于高性能计算芯片功耗密度高散热问题不解决根本没法用那再贵也得上。对于移动端芯片功耗密度相对低可能用传统方案优化设计就能满足没必要上背面供电。我个人的判断是背面供电在2nm节点的高性能芯片上会率先落地然后逐步向中高端渗透。散热方案的演进会滞后于供电方案的演进因为散热创新的周期更长验证更复杂。所以未来几年散热可能会成为制约背面供电芯片性能释放的主要瓶颈。这个领域变化很快我上面写的很多内容可能过一两年就需要更新。但核心的逻辑——供电和散热是一对矛盾任何供电方案的改变都会牵动散热设计——这个是不会变的。做热设计的人永远要盯着供电方案的变化提前做好准备。