先进封装崛起：从配角到主角，芯片算力竞争的新战场

最近不少做硬件的朋友都在聊一件事：芯片发布会的重点，好像从“几纳米制程”悄悄换成了“怎么把一堆小芯片拼起来”。过去我们说先进封装，基本默认是后道工艺里的收尾工作，但现在它正在变成决定一颗芯片算力、功耗和成本的关键战场。未来封装的巨变，不是把芯片包得更好看，而是要把以前整块主板上干的事，全部搬进一颗封装里。这篇文章我想聊的主角，是某家头部芯片IDM大厂——下文统一用I厂代指——它在封装技术上的路线和判断，以及这轮巨变对整个硬件行业到底意味着什么。如果你做芯片、做板级硬件，或者正在给产品选技术方案，这篇内容值得你花十几分钟，把封装这条线的逻辑重新顺一遍。

1. 为什么封装从配角变成主角

1.1 制程红利少了，封装的“账”反而好算了

先说最底层的动因：摩尔定律放缓。过去十几年，我们习惯了靠光刻把这些线路越做越细来提升性能，但到了先进制程阶段，单颗芯片继续微缩的代价已经高到离谱。做个大die的成本不是线性增长，而是近乎指数增长，因为良率对芯片面积极其敏感。你可以粗略把良率模型理解为：一颗die面积越大，制造过程中碰到缺陷的概率就越高，一次报废就是整颗都完蛋。而如果把这颗大die拆成多个小chiplet，每个单独制造、单独筛选，最后再通过先进封装组装起来，那良率和成本控制的灵活性就完全不一样了。

这个逻辑听起来很直白，但我见过不少工程师一开始误以为“小芯片总面积一样，良率不也差不多吗”。真正的区别在于：第一，不同功能模块可以用不同工艺节点制造，CPU核心和I/O接口不需要互相迁就；第二，chiplet可以引入冗余和配置，坏掉的计算单元可以直接屏蔽再用备份顶替；第三，已知好die先测再封装，能把“封装前一堆好的，封装后报废一整片”的风险大幅降低。这几点叠加，先进封装就成了延续算力增长的最佳解。

所以你会看到，这两年头部芯片厂发布的超大算力产品，几乎都采用了多die组合的方案。就是因为单die做不出那么大面积的产品，或者做出来成本根本压不住。制程红利退潮，封装就必须补位，这不是哪家公司的选择，是整个产业走到的必然路口。

1.2 封装正在变成“系统级主板”

再往深看一层：封装以前是把一颗芯片保护起来、引出引脚，现在变成了把整个计算系统集成进一个package。以前CPU、GPU、内存、I/O，各自是一颗芯片，靠一块大PCB互联；现在先进封装里，有硅中介层、有微凸点、有TSV，不同功能的die在封装内部直接高密度互联，外部留给你的只是电源和少量高速接口。

这个变化的本质，是系统互连的层级在往上迁移。从PCB上的走线，变成了封装基板上的走线；从基板上的走线，变成了硅中介层上的走线；从硅中介层上的走线，将来还会变成三维堆叠里的垂直互连。每往内层走一步，互连密度和带宽就上一个数量级，功耗却能降一个台阶。你在板级设计里最头疼的“高速信号损耗”“串扰”“走线长度匹配”，在封装内部都用更短的互连解决掉了。

这也是I厂为什么会把封装看得和制程一样重要。它是一家同时做处理器设计、晶圆制造、封装测试、系统方案的公司，封装对它来说不只是段工艺，而是把设计、制造、系统优化串起来的那根线。制程很难在短期拉开代差时，谁能在封装上把系统集成玩得更顺，谁就能在整机性能上占据主动权。对下游用户来说，以前选型只看CPU型号，现在还要看它的封装形态——这也算“封装从配角变主角”的一个直接体现。

2. 从2D到3D：先进封装的技术演进

2.1 传统封装为什么先撑不住了

传统封装里最常见的是引线键合，就是用金属丝把芯片上的焊盘和基板引脚连起来。这门工艺成熟、成本低，但金属丝的间距做不了太细，高频性能也差。后来有了倒装焊，芯片反过来贴在基板上，用焊球阵列代替引线，互连密度高了不少，但依然是二维平面上的连接。

2D封装的瓶颈，可以直观理解为“房间不够大，路也不够宽”。一颗超大算力芯片的功耗和带宽需求非常高，需要成百上千个电源引脚和信号引脚，2D基板上的布线密度根本喂不饱。信号从die边缘走到基板，再走到另一个die边缘，距离一长，RC延迟和功耗都上来，频率也就上不去了。到了这个阶段，靠传统封装去做多die集成，就跟在旧城区硬挤一条八车道一样，不现实。

所以产业开始往2.5D和3D走。所谓2.5D，就是先做一个大大的“中间层”，把多个die都平放在这个中间层上，中间层里再布高密度走线；所谓3D，则是直接把die一层一层摞起来，上下之间通过垂直通孔通信。这已经不是传统封装的概念了，更像是微米尺度上的“城市建设”。

2.2 2.5D时代：硅中介层和局部嵌入式桥

2.5D的代表方案，是把die放在一块硅中介层上。为什么用硅？因为硅可以和CMOS工艺兼容，能做很细的线路，还可以在硅片里打TSV，也就是贯穿硅片的垂直导电通道，把信号从上方die引到下方基板。这个方案带宽密度很可观，但成本也高，一块大面积硅中介层本身就不便宜，还要保证超高的平整度和良率。

I厂当年在2.5D上的路线，是做了局部嵌入式桥的方案。思路很简单，不铺一整块硅中介层，而是在有机基板里嵌入一小块硅桥，die和die之间只需要跨越这一小块局部区域时，就走硅桥上的细线路；其他地方仍用普通的有机基板走线。这样做的好处是成本可控，因为硅的面积小了很多；短板也很直接，桥与桥之间的互连能力有限，不太适合需要海量带宽全连通的场景。两种方案各有适用场景，我画过不少次对比，核心就一句话：全硅中介层贵但灵活，局部桥省钱但布局受限。

到了这个阶段，封装设计已经开始影响芯片布局了。die放在哪里、哪两个die之间需要走细线、哪些信号可以退而求其次走基板，都需要提前定下来。我们做系统评估时，不能再把封装当成一个“黑盒子”来看。

2.3 3D堆叠：Foveros与真正的“楼中楼”

2.5D再说到底，所有die还是平铺的，就像城市里一条街上的几栋楼，靠地下管廊连接。3D堆叠则完全不同，它是真的把不同功能的die垂直摞起来，上下楼之间靠TSV和微凸点通信。

I厂在这条线上的代表作是Foveros。第一次看到它的剖面图时，说实话我有点震惊：上层是逻辑die，下层是基础die，中间密密麻麻的微凸点，上下之间直接面对面通信。这种结构带来的最大收益是带宽密度和功耗。信号走得越短，单位数据传输消耗的能量就越低，延迟也越低。CPU和内存如果堆叠在一起，内存接口的功耗可以比板级互联低不少，带宽还能大幅跑高。

再往后，Foveros演进出直接混合键合的方案，把微凸点的间距继续往下压。传统微凸点间距一般在几十到上百微米，混合键合已经能做到10微米以下，实验室更是在往1微米以下探。互连间距越小，同样面积上能走的数据就越多，这是3D封装继续向前推进最核心的指标。

当然，3D堆叠不是没有代价的。上下堆起来之后，散热路径变长了，底层die的热量要先穿过中间层才能到散热器；可测试性也变得更难，上层die出了毛病，下层die也不好单独换。这些现实问题后面我会专门聊。

2.4 从“一颗芯片”到“一台计算系统”

沿着2.5D和3D这两条线走，封装终局已经不是“一颗芯片”，而是“一台计算系统”。未来几年，这个趋势会更加明显：CPU模块、GPU模块、内存模块、I/O模块，各自按最适合的工艺制造，然后在封装里像积木一样组合。I厂很早就喊过一个概念，大意是系统级封装集成，要把整个系统搬进封装里。我觉得不用纠结具体名词，本质就是一句话：封装替代主板，成为算力集成的主战场。

为了让不同来源的die能互相通信，产业里已经出现了一个叫UCIe的开放芯片互连标准，让不同厂商的chiplet可以在物理层和数据协议层互相兼容。这是一个很关键的信号，意味着chiplet生态会从某一家公司的定制化玩法，变成像PCIe一样通用化的接口。以后开发者选一颗chiplet，可能就像现在选一颗板卡那样自然。某头部芯片IDM厂在推进这种开放生态上也有很多动作，毕竟它既是封装技术拥有者，又是代工服务提供方，在这个环节卡位卡得好，未来话语权就很不一样。

3. 未来五年，封装技术最值得盯的4个关键词

3.1 混合键合：干掉焊球

前面提到Foveros Direct，核心就是混合键合。传统封装里die和die之间的连接要经历焊球或微凸点，这些金属凸点又要压又要焊，间距也受限。混合键合的思路很直接：把两个die的表面打磨到极度平整，让铜柱与铜柱直接面对面接触，通过加热让铜原子扩散连接起来。

这话听起来简单，做起来极难。你可以想象两面镜子要贴合在一起，中间不能有灰尘、不能有划痕、高度差要控制在纳米级。一旦键合，几乎不可逆，这也是为什么混合键合对前期工艺要求那么高。收益同样是巨大的：互连间距可以大幅缩小，单位面积互联密度大幅提升，三维堆叠才真正具备能量密度优势。

从产业趋势看，混合键合先从存储芯片这类信号数量很多、结构相对简单的产品开始量产，再逐步切入SoC与高算力芯片。I厂的Foveros Direct代表的就是把这项技术用于逻辑芯片叠加的方向。个人判断，未来三年这个技术会越来越频繁地出现在高性能产品上，而做板级的同学也要开始适应“芯片底下没有引脚剖面图，只有一片金属焊盘”的视觉冲击。

3.2 玻璃基板：把大楼盖在更平的“玻璃”上

除了堆叠之外，封装基板本身也在换材料。现在主流是有机基板，成本低、工艺成熟，但精度有限，热膨胀系数也和芯片有差异，容易翘曲；硅中介层精度高，但大尺寸硅片贵、加工难度高。玻璃基板是这两年很热的方向：玻璃平整度好、热膨胀可以做到和半导体材料更匹配，还支持更细的布线，而且玻璃面板可以做大，理论上能满足大型封装对面积和良率的要求。

当然，玻璃也有自己的问题，最典型的是脆。做基板要打孔、要镀铜，玻璃在应力下容易裂，加工设备也得跟着变。某头部芯片厂公开押注过玻璃基板技术，业界普遍认为这是为下一阶段大尺寸封装准备的底牌。你可以把它理解成：楼房越盖越高，地基必须换材料，水泥地太糙、硅片地太贵，那玻璃地就是中间的平衡解。

从系统设计的角度，基板材料的变化会直接影响信号完整性、热膨胀匹配和整体可靠性。做硬件选型时，如果只看芯片不看基板，未来产品在严苛环境下出热应力失效的可能性会继续增加。所以这个方向，值得做结构、散热、可靠性的人一起关注。

3.3 光互连：让光线走进封装

互连密度继续往上走，电信号的物理瓶颈会越来越明显。信号在铜线上跑，距离越长损耗越大，频率越高越难伺候。业界把目光转向光互连，但不是做光纤模块那么大的东西，而是把光引擎直接co-packaged到封装里，这就是常见的CPO方向。把光模块的电域功能“摁进”封装边缘，通过封装内的光互联把信号直接送到芯片核心，省掉电信号在PCB上跑的那一段损耗和功耗。

算一笔粗账：传统可插拔光模块在电信号驱动和串并行转换上消耗大量能量，把光引擎移进封装后，链路变短、驱动电压降低，单位数据功耗降幅常能到两位数百分比。对超大规模AI集群来说，这个节省非常可观。

但光互连普及不是一朝一夕的事。光引擎本身发热不小，和芯片裸die贴在一起，热密度更高；光学对准、耦合、可靠性都需要解决。这会遇到“封装大师”和“光学专家”跨界协作的问题。我在和做光模块的团队聊过之后才发现，两边连基本术语体系都不太一样，光学说“插损”“回损”，封装说“翘曲”“热阻”，项目整合起来相当考验团队。I厂也早就开始布局光电共封装方向，因为它手里既有硅光研究积累，又有先进封装平台，两边往一起凑是顺路的事。

3.4 协同设计：从芯片到PCB的一次大重构

最后这个关键词，是很多工程师最容易忽略的：协同设计。以后芯片设计、封装设计、板级设计不能再拆成三段流水线来做，因为封装正在变成系统里最大的噪声源和性能瓶颈。你在PCB仿真里看到的那点参数，已经没法覆盖die在封装内的互连效应。

这意味着EDA工具和设计流程都会发生很大变化。过去IC设计师主要看工艺库，封装团队拿到GDSII之后再去做封装，硬件工程师拿到成品芯片后再画PCB。以后这三个阶段要在早期就对齐：die的布局、电源网络、热分布、信号在封装内的走线，都会和系统级性能强相关。芯片设计初期就要把“封装可用草图”和“板级参考设计”拿出来，不然后面每一步都是在还账。

对开发者来说，这件事的直接影响是：你会看到越来越多芯片厂商在发布产品时，同步提供非常详细的封装仿真模型和协同设计指导。别把它们当成“参考而已”，这些文件里藏了大量工程师踩坑后的经验。我这几年接入先进封装产品时，最大的体会就是老老实实按厂商推荐的陶瓷电容布局和电源过孔方案来，别自作聪明“优化”，否则高频噪声和电压纹波会让你返工到怀疑人生。

4. 巨变背后的连锁反应与避坑实录

4.1 散热：3D堆叠最现实的墙

先进封装把系统做得更小、更密，代价就是热。3D堆叠尤其明显：功率高的die摞在功率低的die上面，热量要先穿过好几层材料才能出去。我们可以做个很粗略的热阻估算：一毫米见方的面积上，热阻约等于材料厚度除以导热系数再除以面积。几十微米厚的硅片热阻其实不大，但TIM（热界面材料）和微凸点层带来的界面热阻就很可观了，三层堆叠叠加下来，底层核心温度升高几十度很正常。

有些高性能芯片局部功率密度已经奔着每平方厘米一百瓦去了，这相当于在手机处理器大小的地方放一个大功率灯泡的热量。常规风冷散热器很快会到天花板，于是业界在往嵌入式微流道、均热板、相变散热甚至注液冷却的方向推进。作为做系统的人，我的建议是：项目早期就做封装级热仿真，不要等板子回来了才发现中间die温度超标。

我还踩过另一个坑：只看芯片整体功耗，不看“热点分布”。3D堆叠后，热点并不均匀，可能一小块区域温度极高，整体平均功耗看着不太大，实际局部已经到极限。所以现在看芯片选型，一定要盯住封装级功率密度图和热阻网络数据，这两份材料比TDP这个数有用得多。

4.2 测试与可靠性的“返修困境”

先进封装的另一个现实问题是“坏了怎么办”。传统封装芯片坏了，整颗换掉；而多die封装的逻辑芯片，如果封装完成后发现某个die有问题，返修难度极大。混合键合之后，两个die已经通过原子级别的连接贴合在一起，几乎不可能无损分开。所以业界很关键的一个策略是KGD，组装之前保证每一颗die都是已知好的。

这个策略听着严谨，做起来不轻松。每颗die测一遍，测试成本增加，测试插座的精度要求也变高；有些高性能die在裸片状态下很难完整测试，必须封装或加临时载具才能跑高速信号。一旦堆叠上去，内部信号又很难直接观测，只能靠自检和边界扫描机制来做“体检”。所以现在的先进封芯片设计阶段里，必做的就是可测试性设计，得专门规划测试访问端口、扫描链和冗余替换逻辑。

从应用可靠性的视角看，终端用户最关心的还是热循环和机械可靠性。微凸点和混合键合接触面在温度变化下的应力表现，与传统焊点差异很大，需要积累很多数据才能建立信任。我见过一些项目在原型测试阶段出现微裂纹，最后通过调整底部填充材料和封装内缓冲层结构才解决。这块经验外人很少记录，但恰恰是最值钱的部分。

4.3 产业格局的重新洗牌

封装巨变也带来产业链的重新分工。以前设计、制造、封装、测试是相对清晰的链条，现在边界开始模糊。IDM厂有设计能力，也有封装和制造能力，可以自己把chiplet生态玩起来；纯代工线也在发力自己的封装平台，想把“设计+封装”打包卖给客户；传统OSAT，也就是封测厂商，如果只做老式引线键合，未来会越来越被动，因为先进封装的工艺门槛和资本门槛都更高了。

I厂在这个棋局里属于“牌面比较全”的一家。它既有处理器设计，有自己的晶圆厂，也有先进封装研发团队，还能把系统级方案摊开给客户看。对开发者来说，好处是选择多了，坏处是兼容性问题也多了：不同封装平台对die尺寸、供电方案、测试策略的要求差异很大，你选了一家的封装生态，后面的设计适配成本就会绑在一起。所以做chiplet选型，早做平台评审，比临时切换重要得多。

4.4 给硬件研发人员的几条实操建议

说了这么多，最后落到行动上。如果你正在评估先进封装或chiplet方案，我建议拿着下面这张清单去逐项核对：

另外分享一个亲测有效的小技巧：研究任何先进封装产品时，一定要盯住那张“剖面示意图”。别只看宣传PPT上漂亮的带宽数字，把剖面图放大看，看清楚里面有几层硅、几层基板、TSV从哪到哪、微凸点用的什么材料，再对照散热路径去理解为什么会这样设计。很多设计取舍，在这张图上都能读懂。

比如你看到某个堆叠方案特意把发热大的die放在离散热器更近的位置，再把低功耗I/O die垫在下面，这就是结构设计在妥协热问题。反过来，如果剖面图显示主要热源被埋在中间，你就该心里有数，它的散热难度和可靠性风险都会更高。学会看剖面图，比记任何技术参数都更接近本质。

最后的几句大实话

做硬件这些年，我最大的感触是：封装这个方向，从大家眼中“印个标签、打几根引脚”的后道工艺，硬生生长成了决定系统性能和成本的核心引擎。未来封装的巨变，本质上是在告诉我们：算力的竞争，已经从“把晶体管做小”转向“把系统集成好”。如果你还停留在只关心制程数字的阶段，下一步可能真的会看不懂产品。

我个人建议，不管你是芯片设计、板级硬件还是产品经理，可以花几个晚上把主流先进封装的几张剖面图认真看一遍，再把TSV、RDL、微凸点这些层的位置标出来，你脑海里的体系会清晰很多。这比追着每一个发布会数字跑有用得多。技术永远在变，但只要抓住了互连密度、散热路径、可测试性和成本这四个关键词，你就能在封装这场巨变里站得足够稳。