JESD204B原理详解
目录
- 1、JESD204B接口简介
- 2、物理层接口
- 2.1、JESD204B Subclass（子类）
- 2.2、Device clock（设备时钟）
- 2.3、多帧时钟（LMFC时钟）
- 2.4、SYSREF信号
- 2.5、SYNC
- 3、核心原理
- 3.1、帧结构参数
- 3.2、帧结构与数据映射
- 3.3、JESD204B同步
- 3.4、JESD204B确定性时延
- 3.4、JESD204B字节替换
1、JESD204B接口简介
随着高速采样的发展，之前的并行采样已经不能满足小体积和高带宽的需求，JESD204就应运而生。早期采用的JESD204，后期不断迭代，出现的JESD204A、JESD204B和JESD204C，其中JESD204B应用最为广泛。
JESD204的应用框图如下：
3个版本的JESD比较如下表：
2、物理层接口
JESD物理层接口包含如下：
（1）高速串行接口（GT）部分，采用CML电平，可能有多个Lanes；
（2）sync信号，用于主从端同步的握手信号；
（3）sysref信号，用于主从端帧同步，需要注意的值仅仅子类1有该信号，子类1也是最常用的一种；
（4）Divice CLK信号，用于JESD的主工作时钟
2.1、JESD204B Subclass（子类）
JESD204B 定义了三个 Subclass： Subclass 0， Subclass 1 和 Subclass 2。
| 模式 | 确定性延迟 | 同步机制 |
|---|---|---|
| Subclass 0 | 不支持 | 仅使用 SYNC~ 信号进行链路同步。接收端释放 SYNC~ 后，发送端开始发送 ILAS 和数据 |
| Subclass 1 | 支持 | 所有设备在 SYSREF 的有效边沿对齐其本地多帧时钟（LMFC）的相位，清零LMFC计数器，随后，链路通过 SYNC~ 信号进行正常的序列同步 |
| Subclass 2 | 支持 | 接收端通过发送一个SYNC~脉冲序列来作为系统的时间参考。发送端在检测到这个脉冲序列后，将其 LMFC 与脉冲对齐，其时序容易受到 PCB 布线延迟和逻辑延迟的影响 |
目前JESD一般以Subclass 1 为首选。
2.2、Device clock（设备时钟）
设备时钟是 JESD204B 系统中每个元素的定时参考。每个发送器和接收器设备必须从时钟发生器电路接收其设备时钟，该电路负责从称为源时钟的公共源生成所有设备时钟。
设备时钟是 JESD204B 发送器（如 ADC、DAC）和接收器（如 FPGA）内部用于驱动链路层数字逻辑的同步时钟。它是由高速串行收发器的参考时钟衍生而来。
其时钟频率受采样数据量（采样率、M和N）影响。由于该始终为链路层的数据处理时钟，也与链路层的数据位宽有关，一般协议将链路层数据位宽定义为8bit，但目前FPGA等芯片的处理能力不只8bit，所以Device clock的时钟频率设置比较灵活。
如按一个DeviceClock处理Bd个bit计算：
f D e v i c e C l o c k = f s ∗ ( M ∗ N ′ / B d ) f_{DeviceClock}=f_{s}*(M*N'/Bd)fDeviceClock=fs∗(M∗N′/Bd)
其中M为转换器数量，N’为转换器传输数据位宽，L为链路通道数，M为转换器数量。
如f s = 122.88 M S p s f_{s}=122.88MSpsfs=122.88MSps，M = 4 M=4M=4，N ′ = 16 N'=16N′=16，L = 2 L=2L=2，B d = 64 Bd=64Bd=64，则：
DeviceClock：f D e v i c e C l o c k = 122.88 M H z ∗ ( 4 ∗ 16 / 64 ) = 122.88 M H z f_{DeviceClock}=122.88MHz*(4*16/64)=122.88MHzfDeviceClock