从数据通路到控制单元：基于Verilog的单周期RISC-V微架构设计

DDCA第10课讲的是单周期微架构，这一课我前前后后读了不止一遍，每次带学生做项目、自己动手写RTL的时候，都会回头翻一翻。单周期微架构是整个计算机体系结构课程里最“硬核”也最“实在”的一章，它把前面学过的数字电路、组合逻辑、时序逻辑，和后面要接触的流水线、多周期、乱序执行串成了一条完整的线。这篇文章我想以DDCA第10课为主线，把单周期微架构从设计思路到Verilog实现，再到调试踩坑，完整地梳理一遍。适合正在学数字设计与计算机体系结构、准备做RISC-V小处理器、或者想自己动手搭一个“能跑起来”的CPU的同学。

1. 课程到底在讲什么：从指令到电路的第一步

1.1 单周期微架构的定位

先搞清楚单周期微架构在整门课里的位置。前面第1到7课，你学的是数字逻辑基础：从晶体管、门电路、组合逻辑，到时序逻辑、有限状态机、存储器。第8、9课开始进入处理器设计，而第10课就是第一个“完整处理器”的设计方案。它的核心思想非常暴力：每一条指令，都交给硬件在一个时钟周期内全部执行完。取指、译码、执行、访存、写回，所有动作都在同一个周期内完成，下一个时钟沿到来时，PC更新到下一条指令，又开始新的一轮。

这个方案听起来简单，但真正动手实现的时候你会发现，“一个周期做完一切”这句话背后藏着大量的硬性约束。时钟周期必须取得足够长，长到能让最慢的那条指令完整走完。因为所有指令共享同一个时钟，你不能让快的指令提前结束，也不能让慢的指令充到下一个周期的口袋里。所以单周期处理器最大的特点就是：设计直观、控制简单，但时钟频率上不去，性能瓶颈非常明显。

我经常用快递分拣来类比：单周期微架构就像一条传送带，每件包裹从进入传送带一端到另一端，都留出了同样的时间。哪怕有的包裹只需要贴个标签（比如一条无操作指令），有的却要开箱验货、重新打包（比如一条load指令），都必须等最慢的那个流程走完，传送带才能继续往下转。

1.2 这门课为什么值得认真学

有人会问，既然单周期性能这么差，为什么还要学？这是一个非常好的问题。我个人的答案是：单周期微架构是理解所有更复杂处理器的基石。流水线处理器无非是把单周期的各阶段拆开，插上寄存器，让每个阶段并行工作；多周期处理器不过是把单周期的一条长路径拆成几条短路径，用状态机控制每个周期做一部分。如果你连单周期里每个信号为什么存在、每个模块怎么协作都搞不清楚，后面学流水线的时候一定会被冒险竞争（hazard）、转发（forwarding）、停顿（stalling）这些概念打得晕头转向。

DDCA第10课的价值，还在于它第一次让你完整地看到“指令集架构（ISA）”和“微架构（microarchitecture）”之间的映射关系。RISC-V的指令就摆在那里：R型、I型、S型、B型、U型、J型，每一种指令的字段编码、寄存器操作数位置、立即数扩展规则，都要被翻译成实实在在的硬件信号。ISA给你的是“软件可见”的接口，微架构是你自己的“硬件实现”方案。同一套ISA，你可以做出单周期、多周期、流水线、乱序等各种微架构，但无论哪种，都必须满足ISA规定的功能不变式。第10课就是让你第一次体会到：“哦，原来软件里写的add、lw、beq，到了硬件层面是这么一堆多路选择器、加法器、存储器和控制信号。”

我还特别想强调，这一章适合两类人反复看：一类是纯软件背景、想往体系结构底层走的学生或工程师，另一类是做FPGA开发、想试试自己写软核CPU的硬件爱好者。前者可以从这一课建立起“代码到电路”的完整心智模型，后者可以直接用第10课学到的结构去写一个能在开发板上跑的小处理器，把它接上UART、GPIO，甚至跑一个迷你操作系统。

2. 数据通路设计：把所有模块连起来

2.1 核心模块清单

动手设计单周期处理器之前，先把数据通路（datapath）里必须有的模块列出来。我在第一次设计时就用了这张清单，后来每次搭CPU都会沿用：

这里面最容易忽视的是立即数扩展器。RISC-V的立即数编码非常“反人类”，每个指令类型的立即数字段散落在不同的指令位里，而且符号位的位置各不相同。你写RTL的时候必须按每种指令类型单独处理。第10课最容易被低估的需求就在这里。

2.2 一个周期内指令走过的完整路径

我习惯把单周期数据通路拆成五段，对应RISC-V的五种基本指令流。下面以一条lw x5, 8(x6)（从内存读数据到x5）为例，把整条路径走一遍：

第一段，取指。PC寄存器输出当前地址给指令存储器，指令存储器返回32位指令lw x5, 8(x6)的编码。同时你还需要一个加法器，专门给PC加4，得到下一条指令的地址。为什么是加4？因为RISC-V所有指令固定32位、按字节寻址，所以每条指令占4字节，PC要加4才能跳到下一条。DDCA课程里这条PC加4的路径一直都在，除非遇到branch或jump指令，才会从其他来源覆盖这个地址。

第二段，读寄存器。指令里rs1字段是x6，rs2字段可能是x5，但注意R型指令才是两个寄存器操作数，lw指令的rd是目标寄存器x5，rs2字段（第20到24位）在这个场景下没有意义，它更像是一个“占位”。硬件不管语义，它只是按译码结果把RegWrite控制信号打开，并把rs1对应的x6的值读到ALU输入端口A。这一段依赖寄存器堆的两个读端口，这也是为什么寄存器堆必须设计成能同时读两个独立寄存器的原因：R型指令大概率需要两个源操作数。

第三段，计算地址。ALU把来自寄存器堆x6的值，和来自立即数扩展器的16位带符号立即数（8）相加。这里有一个关键细节：ALU的输入B，不是直接连寄存器堆读数据2，而是经过一个多路选择器（ALUSrc Mux）。当ALUSrc=1时选立即数，当ALUSrc=0时选寄存器堆。单周期设计里的几乎所有“选择”都是通过这样的多路选择器实现的，这也是数据通路里mux数量堆起来的原因。

第四段，访问数据存储器。ALU计算出的地址（x6的值加8）作为地址送入数据存储器，因为lw是读操作，MemRead信号拉高，数据存储器把对应地址的数据输出。

第五段，写回。数据存储器读出的数据，经过一个多路选择器（MemtoReg Mux），在MemtoReg=1时被选中作为写数据，写入寄存器堆的x5。到这里，一条lw指令的所有动作在硬件层面执行完毕。

把这五段路径综合起来，你会发现关键路径特别长：PC -> 指令存储器 -> 寄存器堆 -> ALU -> 数据存储器 -> 寄存器堆写端口，再加上时钟沿之前的所有建立时间（setup time）、组合逻辑延迟。这个关键路径直接决定了看时钟周期必须拉多长。procedure单周期所有指令里，通常load指令的路径最长，因为它的访存阶段是加在寄存器读和ALU运算后面的。所以单周期的时钟周期，几乎就是为load指令“量身定做”的。

2.3 为什么每个数据来源都要有明确的主人

初学的时候，我被一个现象搞得特别困惑：明明一条指令根本用不到某个模块，但它的信号依然存在于数据通路里。比如add x5, x6, x7不会访问数据存储器，但数据存储器照样被连接在数据通路上。单周期处理器的数据通路是一个“共享基础设施”，所有指令复用同一套模块，靠控制信号来“选择”哪条路径在本次执行中生效。

所以设计数据通路时，每个mux的每路输入都必须有明确的主人来控制，绝对不能出现“这个信号虽然没定义，但仿真反正通过了”的情况。Verilog在仿真时有个很大的坑：未初始化的信号默认是x（不确定态），遇到这种值，综合工具或仿真器有时会“宽容”地继续往下走，但到了FPGA上电或者ASIC流片就会出大问题。我的做法是：在数据通路里给每一个控制信号、每一个mux选择信号都写清楚来源，用assign语句连着控制单元的命名输出，绝不隐藏。

另外一个来自DDCA的重要提醒：PC的更新逻辑。单周期微架构里，如果没有分支跳转，PC在每个时钟上升沿都加4；如果有分支且分支跳转条件成立，PC要变成branch target（分支目标地址）。这里需要一个额外的比较与与地址计算逻辑。RISC-V的B型指令在两操作数基础上做比较，beq比较两个寄存器值是否相等，根据结果决定是否跳转。第10课教的是使用ALU输出Zero标志位，搭配Branch控制信号做“分支是否生效”的判断。这里我踩过一个坑：Zero标志位在beq里用起来没问题，但如果你实现的是bne，就要把Zero取反。千万不要在控制单元里直接把所有分支指令都当成“相等才跳”，一定要ALU控制或额外逻辑能区分别支持beq、bne甚至blt、bge。

3. 控制单元设计：完全为指令服务

3.1 控制信号的完整清单

在单周期微架构中，控制单元（control unit）本质上是一大块组合逻辑。它读入指令的部分位段，经过译码，产生所有数据通路需要的控制信号。第10课给出了典型单周期处理器的控制信号清单，我在这里整理成表格，并加上默认值和建议来源。

这些控制信号不是每个指令都会全部使用，但控制单元必须在每个周期都给出确定的值，不允许输出三态或未定义。控制单元可以用case语句或assign语句配合逻辑表达式实现。关键点是：所有控制信号都必须有默认分支，尤其要给不支持的指令类型规定“全零或安全值”。否则综合工具可能会推断出锁存器（latch），或者把未定义状态带进后续逻辑。

3.2 指令到控制信号的映射实例

我挑三条有代表性的指令，把控制信号条列出来，看着更直观：

第一条，add x5, x6, x7。RegWrite=1，其他写信号MemWrite=0、MemRead=0；ALUSrc=0，因为第二个操作数是寄存器x7；MemtoReg=0，写回的是ALU结果；ALUControl=add；Branch=0；Jump=0；PCSrc=0。这条指令完全不碰数据存储器，但数据存储器还是接在通路上，只是MemWrite、MemRead都是0，所以它不会产生任何读写副作用。

第二条，lw x5, 8(x6)。RegWrite=1；MemRead=1、MemWrite=0；ALUSrc=1，因为地址是寄存器加立即数；MemtoReg=1，写回的是数据存储器读出来的值；ALUControl=add；Branch=0；Jump=0。这里ALU做的是加法，但它不是在算“算术结果”，而是在算“内存地址”。这正是体系结构设计里经常强调的一点：硬件模块本身没有语义，语义完全由控制信号赋予。同一个ALU，在add里做加法、在lw里也算加法，但计算结果的意义完全不同。

第三条，beq x5, x6, label。RegWrite=0；MemRead=0；MemWrite=0；ALUSrc=0（比较的是两个寄存器）；ALUControl=sub或者专门的equal比较；Branch=1；Jump=0；PCSrc=1（当ALU Zero标志位为1时）。这条指令把ALU当成比较器用，让两个寄存器相减，通过Zero标志判断是否相等。这里我想特别指出：单周期课程里常见的做法是用“Branch AND Zero”作为PCSrc，但实际RISC-V实现中，比较大小（blt）时往往需要考虑符号，一个简单的Zero标志位并不够。如果你在第10课阶段暂时只做beq/bne，那就沿用教材思路即可；但我的建议是，在设计ALU控制时直接预留好比较运算的编码，后面扩展blt、bge时不用重做。

3.3 组合逻辑控制器的实现心得

第10课里控制单元都用组合逻辑实现，不涉及时钟。很多新手会习惯性地想用状态机或带时钟触发的逻辑来做控制，这是错误的。因为单周期处理器的一条指令只占用一个周期，控制信号必须在这个周期内稳定下来，中间不能再有额外的时钟沿。控制单元一旦用了时序逻辑，指令执行就会变成多周期，那是另一套设计思路。

我在写控制单元时，会先把所有指令的类型字段罗列出来，然后针对每一个控制信号写独立的逻辑表达式。表达式的核心依据是opcode（操作码）和funct3、funct7字段。以RISC-V为例，lw指令的opcode是0000011，sw指令的opcode是0100011，R型指令opcode是0110011，它们一眼就能区分。funct3字段则用来区分lw的宽度变体（word、half、byte）和ALU运算的种类。单周期第10课阶段，通常只实现最基础的子集，所以控制逻辑不会太胖，但如果你后续想支持更多指令，控制单元就会变成一个非常长的case覆盖。我个人经验是，尽量把控制信号的逻辑写成分层组合，比如先按opcode分大类，再按funct3细分，不要让一个case语句变得上千行。用一个localparam给所有指令起名字，写出来的控制逻辑可读性会好很多。

4. 实操：用Verilog搭一个能跑的最小单周期处理器

4.1 顶层模块的骨架

纸上谈兵终觉浅，接下来用Verilog把这套单周期微架构落到代码里。先写顶层模块，把所有子模块实例化并连接起来。这里我给出的是一个精简版骨架，去掉了流水线、缓存、总线，只保留DFT必需的模块，方便你抓重点：

module single_cycle_top ( input wire clk, input wire rst_n, output wire [31:0] current_pc ); // 内部信号 wire [31:0] pc, pc_next, pc_plus4; wire [31:0] instr, imm_ext; wire [31:0] reg_data1, reg_data2; wire [31:0] alu_a, alu_b, alu_result; wire [31:0] mem_rdata, mem_wdata; wire [31:0] writeback_data; wire zero; // 控制信号 wire reg_write, mem_write, mem_read, mem_to_reg; wire alu_src, branch, jump, pc_src; wire [3:0] alu_control; // 实例化各模块 pc_register u_pc ( .clk (clk), .rst_n (rst_n), .addr_in (pc_next), .addr_out(pc) ); pc_adder u_pc_plus4 (.a(pc), .b(32'd4), .result(pc_plus4)); instr_mem u_imem ( .addr (pc), .instr (instr) ); register_file u_rf ( .clk (clk), .we (reg_write), .raddr1 (instr[19:15]), .raddr2 (instr[24:20]), .waddr (instr[11:7]), .wdata (writeback_data), .rdata1 (reg_data1), .rdata2 (reg_data2) ); imm_extend u_imm ( .instr (instr), .imm (imm_ext) ); alu u_alu ( .a(al reg_data1), .b(alu_b), .alu_op(alu_control), .result(alu_result), .zero(zero) ); data_mem u_dmem ( .clk (clk), .we (mem_write), .re (mem_read), .addr (alu_result), .wdata (reg_data2), .rdata (mem_rdata) ); // mux assign alu_b = alu_src ? imm_ext : reg_data2; assign writeback_data = mem_to_reg ? mem_rdata : alu_result; assign pc_next = jump ? {pc_plus4[31:28], instr[31], instr[7], instr[30:25], instr[11:8], 1'b0} : (branch & zero) ? (pc_plus4 + imm_ext) : pc_plus4; // 控制单元实例化 control_unit u_ctrl ( .opcode (instr[6:0]), .funct3 (instr[14:12]), .funct7 (instr[31:25]), .reg_write (reg_write), .mem_write (mem_write), .mem_read (mem_read), .mem_to_reg (mem_to_reg), .alu_src (alu_src), .branch (branch), .jump (jump), .alu_control(alu_control) ); endmodule

这个骨架里有几个地方要特别注意。第一，pc_next的跳转计算里提到{pc_plus4[31:28], ...}，这其实是在做J型指令的地址拼接。在RISC-V里，jal指令的立即数不是字节偏移，而是以半字（2字节）为单位的偏移，所以最后要左移1位，并在拼接高位时用PC加4后的高4位。初学者很容易在这里把偏移单位搞错，如果只是把instr[31:12]直接拿来加到PC，那跳转结果会差一倍，因为立即数没有按2字节对齐左移。我写这段代码时也踩了坑，后面调试时才发现跳到了指令中间。

4.2 关键模块的实现细节

寄存器堆务必注意：写使能信号必须在时钟上升沿有效才能写入。RISC-V规范里x0寄存器硬连线为0，读x0和写x0都应该不起作用。我见过不少人写的寄存器堆只在写使能为零时跳过写入，却没有特判写地址是0的情况，结果某些冒烟程序一执行，x0这个“死寄存器”的值被改了，整个数据通路全部乱掉。正确做法是：

always @(posedge clk) begin if (we && (waddr != 5'd0)) mem[waddr] <= wdata; end

数据存储器的设计相对简单，真正的问题是字节寻址还是字寻址。DDCA为了讲课方便，通常把数据存储器设计成按字（word）寻址，也就是每个地址放32位数据，PC每次加1。但实际RISC-V是字节寻址，真实的内存每个地址对应一个字节，lw要读4个连续字节。第10课阶段按字寻址来简化是可以的，但你得清楚这只是教学简化。我自己的做法是直接按字节寻址来写，把ALU算出的地址除以4或者右移2位作为存储器的字地址，这样后面要接真实内存接口时改动会小很多。

ALU控制信号的设计里，有一个细节很多人忽略：I型指令里的add和R型指令里的add，funct3、funct7字段不完全一样。例如addi（I型add）使用的是funct3为000、但funct7位丢掉了，opcode也不同。所以ALUControl不能只看funct3，必须结合opcode。常规做法是让控制单元根据指令类型生成“ALUOp”粗信号，再由ALU控制子模块结合funct字段生成精确的ALUControl。DDCA是把这层分得比较清楚的。我建议你也这么分层，否则控制单元会变成一个巨大的逻辑面条，后续维护非常痛苦。

4.3 仿真验证与波形检查

写完RTL，接下来是仿真。我用ICARUS Verilog（iverilog）加GTKWave做快速验证，流程大概是三步：先写一个testbench，把指令和初始数据放入指令存储器和寄存器堆；然后把时钟和复位信号驱动起来，跑几十个周期；最后抓到波形里看PC是否按预期递增、寄存器堆是否写入了正确值。下面是个最简单测试框架的思路：

initial begin rst_n = 0; #10 rst_n = 1; end always #5 clk = ~clk;

几十个周期之后，重点检查这几点：PC每次加4，除非遇到分支跳转；load指令之后的目标寄存器值等于内存中读到的数据；beq指令在比较条件为真时PC真的跳到目标，条件为假时回到PC+4。如果这些都对，说明单周期处理器在这个测试程序上基本跑通了。

实际调试时，我非常依赖把每条指令的汇编助记符打印出来。verilog里可以用$display在PC变化时同时打印PC和指令二进制码，然后手工对照指令编码来推断哪里错了。这个方法虽然原始，但定位问题的速度往往很快。等你确认指令编码正确，再去看数据通路哪里接错，会比盲改代码高效。

5. 单周期设计的工程权衡：性能从哪里丢的

5.1 关键路径决定时钟周期

这一部分是我认为第10课里最容易被忽略但又最值得深思的地方。单周期微架构的时钟周期必须满足：

时钟周期 > PC延迟 + 指令存储器访问时间 + 寄存器堆读延迟 + ALU延迟 + 数据存储器访问时间 + 寄存器堆写建立时间 + 时钟偏斜容限

单周期处理器把所有工作串行化了。因为所有指令共享同一个时钟，最慢的指令决定了整体频率。我上课时喜欢举一个例子：假设你的处理器，运行的大部分指令（比如R型运算）走完一遍需要4纳秒，唯独load指令要6纳秒，那么你的时钟周期只能定成6纳秒以上，凡是那些4纳秒就能完成的指令，它们的2纳秒优势全部被白白浪费了。如果程序中10%是load指令，那你的单周期处理器由于这10%的“慢”指令，把整个处理器的性能拖到了最差指令的水平。

DDCA用一个非常直观的公式总结了单周期处理器的性能：CPI（平均周期数）= 1。意思是不管什么指令，每条指令都占一个时钟周期，这个数字固定不变。但这并不代表性能好，因为时钟频率受到了限制。做一个简单的性能计算，假设时钟周期为T，处理器每秒执行的指令数就是1/T。而流水线处理器，看起来每条指令要多个周期，但实际指令吞吐量更高，原因是时钟周期可以切得很短，各阶段并行工作。

5.2 单周期到底慢在哪里

我在设计时亲手测算过，单周期里的关键路径几乎永远落在load指令那条路上。从PC开始，到指令存储器拿指令，到寄存器堆读rs1、rs2，到ALU算地址，到数据存储器读数据，最后写回寄存器堆。这条路径又把内存访问的延迟叠在寄存器堆读延迟之上，还要加上寄存器堆写端口建立时间。中间任何一环延迟加大，整个系统的时钟周期就要跟着变长。

还有一个容易被忽略的慢点：PC更新逻辑。因为单周期里没有流水寄存器，PC的下一个值需要在周期结束之前算好，而且这个计算可能包含加立即数、拼接地址、比较判断等组合逻辑。这些逻辑全部成为关键路径的一部分。如果你用的开发板或FPGA的综合工具优化不好，PC计算路径本身就能吃掉很大一部分时钟预算。我第一次在FPGA上跑单周期处理器时，把系统时钟设到了100MHz，结果时序收敛不了，later降到50MHz才能稳定跑。这不是代码写错了，而是单周期结构本身就难以在很高频率下收敛。

单周期性能差的根因，不是某一条指令执行得慢，而是“所有指令共用同一个最长时钟周期”这个结构性缺陷。第10课结束时，老师通常会抛出一个引子：“那怎么办？能不能把一条指令拆成好几段，每段都用短时钟周期去跑？”这就是多周期处理和流水线的起点。可以说，正是因为单周期慢得令人无法接受，才有了后面各章的内容。

6. 常见错误与调试实录

6.1 问题排查速查表

我从自己的课设、学生项目以及常见论坛的问题里，整理了一份单周期微架构调试速查表：

这些错误大多是“看起来小但实际影响全局”的问题，尤其X态和latch，早发现早处理，越拖越难定位。

6.2 调试方法论：从波形反推错误

一旦仿真波形不对，我惯用的方法是“逆向走查”。先看最终输出（比如出错的那个寄存器值），找到第一次出现错误值的时刻，然后追踪这个错误值是从哪条指令、哪个模块流进来的。比如检测到x5寄存器在lw后变成了错误值，就从寄存器堆写端口倒推：写使能是否打开？如果打开了，写数据是ALU结果还是数据存储器数据？如果数据存储器数据错了，再看地址是内存地址算错了，还是立即数扩展错了，还是ALU输入操作数选错了。一路倒推回去，一般两三步就能定位到具体模块。

另有一个非常实用的教训：仿真通过不代表硬件能跑。你在仿真里忽略了复位、时钟偏斜和未初始化寄存器的行为，FPGA综合上板后往往完全不一样。我结对FPGA项目非常讲究“先仿真验证所有控制信号的初值，再烧录”。如果只是在仿真的testbench里碰巧驱动了正确数据，但实际数据通路里某个信号从未被初始化，上板就很可能出现偶发错误。绝不要因为gtkwave波形好看就急着上板。

6.3 几个人人都该避开的坑

最后分享几个“第10课里没明说但实际肯定踩到”的坑。

第一个坑是字节寻址和字寻址的混淆。课堂上为了简化，指令存储器和数据存储器经常按字寻址。但RISC-V的指令编码、内存地址都是字节寻址的。如果你在实现时用的是字寻址存储器，那PC应该每次加1，而不是加4；分支偏移的立即数应该直接使用，而不是左移。很多人拿着教材上的简化数据通路，直接套到自己写的字节寻址存储器上，结果PC每次跳了4倍，地址全乱套。我的建议是写RTL前先把寻址单位统一想清楚，并在代码注释里写明白，否则过两天自己都会迷糊。

第二个坑是把改写的x0。RISC-V规定x0硬连线为0，对x0的写操作应被忽略。可很多人第一版write逻辑非常简单，只判断了写使能，没判断写地址。像addi x0, x0, 1这类指令会直接把寄存器0篡改掉，后面所有代码都用x0当0，一堆指令干活全乱。这问题在仿真里极易暴露，因为一旦x0变成非零，几乎所有程序都会挂。

第三个坑是控制信号latch，这也是Verilog入门最常见的综合警告之一。控制单元和寄存器堆写逻辑里的if或case缺了默认分支，综合器会自动推断出锁存器。Latch的出现往往不会让仿真立刻出错，但在FPGA真实运行时会导致时序行为异常。一个简单的检查方式是，在综合报告里搜索“inferred latch”或编译警告里的latch字眼，出现就要立刻补默认条件。宁可让无效指令的控制信号落到一个全安全的默认值，也不要让它悬空。

第四个坑是分支地址计算时对“PC+4”的拿捏。RISC-V的分支偏移是相对于当前指令地址（PC）来算的，但硬件上很多设计习惯用PC+4作为基准。DDCA课程里标地址方式常写成PC+4 + (imm << 1)或PC + (imm << 1)。不同教材选取的标准不同，初学者抄模型时如果不仔细看定义，结果一致就会出现跳转地址差4或差8的诡异行为。我建议无论如何，先写一个测试程序，人为设置一个已知的分支目标，把仿真算下来的PC和目标核一遍，这样比去分析抽象的寻址公式更直观。

第10课是单周期微架构的第一次完整实践，也可能是我短期内反复翻阅最多的一个章节。每一轮写处理器代码，都会重新体会一遍这类基础架构的取舍：每个模块的存在都服务于某几条指令，每个控制信号背后都有对应的指令语义。单周期虽然在性能上吃亏，但它把所有教学内容都摊在明面上，没有任何流水寄存器、旁路逻辑、记分牌带来的复杂度。正因如此，我每次带新同学入门，都坚持让他们先把单周期处理器从头到尾写一遍，把每一根信号线、每一个mux为什么存在都弄明白。很多时候你以为自己懂了，一动手写控制单元才发现连ALUSrc该接哪里都还没彻底想清楚。写出来、跑起来、再看第10课，那一刻才算真的吃透了。