RGMII与SERDES千兆链路设计：2ns时序、模式匹配与上电配置避坑

简介：这份PDF面向网络接口硬件设计工程师与PHY芯片调试人员，围绕裕太微电子YT8521S的RGMII转SERDES应用，给出WX1860AL4与YT8521S互联的硬件电路设计参考。内容重点涉及复位信号由板卡CPLD控制或采用RC电路实现、复位上拉建议选用3.3V，以及SERDES接口连接光笼子时与SGMII方案的区别，若误用SGMII需同步修改YT8521S功能配置，适合原理图设计、评审和排错时对照。包内仅1个PDF文件，约182KB，集中呈现芯片连接关系、功能与电压配置、常用电容电阻参数及高速接口布局布线提示，并便于快速定位关键设计信息。已有2032人学习下载，具备一定参考热度。读者可从中了解经实际生产测试的电路思路，包括供电与去耦设计、信号完整性、电磁兼容和传输路径优化等要点，帮助减少配置混淆与设计返工。

1. RGMII 转 SERDES：千兆链路的成败，常常不在 PHY 本身

做过千兆网口硬件设计的人，大多遇到过这种状况：PHY 芯片按参考图逐脚核对完，RGMII 那十几根线走得整齐划一，SERDES 差分对也按 100 欧差分阻抗收尾，上电一测，链路只协商到 100M，甚至完全起不来。回头查，芯片没坏，焊接没虚，问题出在上电那一刻几个复用引脚的电平，以及 RGMII 时钟上那个 2ns 的相位。

YT8521S 这类 PHY 芯片的位置很微妙：它一边是并行、源同步、对时序极其敏感的 RGMII 网络接口，另一边是串行、自带时钟恢复、对交直流特性敏感的光模块 SERDES 接口。两个域的评价标准完全不同，而硬件设计参考图恰好是把这两套规则固定到一张图纸上的东西。搞懂它为什么这么接，比照着它接一遍更有价值。

2. RGMII 侧机制：DDR 采样、2ns 相位与 TX_CTL 的双重身份

2.1 4 根线跑 8 bit：双沿采样为什么能省一半引脚

RGMII 全称 Reduced Gigabit Media Independent Interface，关键就在 “Reduced” 这个词上。它的前身 GMII 用 8 根数据线加 1 根时钟，在时钟单沿传 8 bit，跑千兆需要 125MHz。RGMII 把数据线砍到 4 根，靠 DDR（双倍数据率）在上升沿和下降沿各传 4 bit，同样 125MHz 就能凑齐 8 bit。引脚数从二十多根降到十来根，这是当年百兆向千兆切换时，交换芯片和网卡芯片引脚资源吃紧的现实妥协。

省引脚是有代价的。单沿采样时，一个时钟周期内数据只需要在沿到来之前稳定住就行；双沿采样等于把一个周期劈成两个数据眼，每个眼的宽度只有 4ns。而这 4ns 里还要同时容纳发送端的抖动、PCB 走线的偏斜、接收端的建立保持时间。千兆 RGMII 之所以被很多人称为“时序玄学”，根本原因就在这个 4ns 的半周期上。

速率变化时，时钟频率跟着变，但数据线数量不变。千兆是 125MHz，百兆是 25MHz，十兆是 2.5MHz，全是 4 根数据线双沿传 4 bit。这意味着同一套 PCB，在三种速率下的时序余量差了 50 倍。百兆能跑通不代表千兆能跑通，这是排查时最容易误判的地方——拿百兆链路的正常现象去证明硬件没问题，方向从一开始就错了。

时钟的提供方也要分清楚。TXC 由 MAC 侧发出，PHY 接收；RXC 由 PHY 发出，MAC 接收。也就是说发送方向是 MAC 的源同步，接收方向是 PHY 的源同步，两边各自负责自己方向的时钟质量。这个分工决定了后面 2ns 延时该由谁来加，也决定了出问题时先怀疑哪一侧。

2.2 TX_CTL 与 RX_CTL：一根线上塞两个语义

RGMII 里有两根特殊的控制线，TX_CTL 和 RX_CTL。它们不是简单的使能信号，而是把两个语义压在了一根线的一对沿上。

以 TX_CTL 为例，TXC 上升沿时它表示 TXEN（发送使能），TXC 下降沿时它表示 TXERR（发送错误）。接收侧同理，RXC 上升沿是 RXDV（接收数据有效），下降沿是 RXERR。协议里用的是异或关系：下降沿的值等于 TXEN 与 TXERR 的异或，所以正常发送时两个沿都是高，出错时下降沿翻转成低。这样一根线就同时承载了“有没有数据”和“数据对不对”两件事，又省了一根引脚。

这个编码方式带来一个隐蔽的后果：控制线的下降沿同样参与 DDR 采样，它对相位的敏感度和数据线完全一样。很多人调 RGMII 时只盯着 TXD[3:0] 和 RXD[3:0] 的波形，看到数据眼张得挺开就以为万事大吉，结果控制线的下降沿正好压在时钟沿上，表现是链路能起来但偶发 CRC 错包，或者跑一段时间后掉链。这类问题的血泪经验是：探波形必须把 TX_CTL、RX_CTL 和数据线一起看，只看数据线等于只看了一半。

还有一层容易被忽略：TX_CTL 上的错误指示是 MAC 主动发出的，用来告诉 PHY 这一帧有问题。如果 MAC 侧的 RGMII 实现把 TXERR 恒拉低，那 TX_CTL 的下降沿就会一直翻转，等于每个周期都在报错。这种情况在部分 MAC 的早期驱动里出现过，硬件上查不出问题，得回头看 MAC 的寄存器配置。

2.3 2ns 该加在哪一侧：内部延时、走线延时与最常见的翻车方式

源同步接口的天然状态是：时钟和数据同时从发送端出发，PCB 上等长走线，到达接收端时时钟沿正好对着数据跳变沿。此时建立时间和保持时间都是零，采样必然失败。所以必须人为把时钟相对数据移相 90 度，对 125MHz 来说就是 2ns，让时钟沿落在数据眼的中心。

这 2ns 可以由三个地方提供：MAC 侧内部延时、PHY 侧内部延时、PCB 走线延时。麻烦在于，RGMII 规范对“谁加”并没有强制规定，各家芯片的默认值不一样。有的 MAC 默认开启 TX 延时，有的 PHY 默认开启 RX 延时，两边都开就变成 4ns，正好越过半个周期，直接翻车。

# RGMII 千兆模式的采样余量粗算 T_clk_ns = 1000 / 125 # 8.0 ns，一个完整时钟周期 T_eye = T_clk_ns / 2 # 4.0 ns，双沿采样下单個数据眼的宽度 target = T_eye / 2 # 2.0 ns，理想情况下时钟沿应落在数据眼中心 t_mac_delay = 2.0 # MAC 侧内部 TX 延时（若开启） t_phy_delay = 0.0 # PHY 侧内部 RX 延时（若开启） t_pcb_skew = 0.15 # 数据线组内等长后的残余偏斜 t_jitter = 0.10 # 收发两端时钟抖动之和 actual = t_mac_delay + t_phy_delay # 余量 = 半个数据眼 - 实际相位偏离理想点的距离 - 偏斜与抖动 margin = target - abs(actual - target) - t_pcb_skew - t_jitter print(f"相位偏移 {actual:.2f} ns，采样余量 {margin:.2f} ns")

这段计算里，target是数据眼中心到时钟沿的理想距离，actual是设计实际引入的相位偏移。当actual等于 2.0ns 时余量约 1.75ns，非常健康；当两边都开延时、actual变成 4.0ns 时，abs(4.0-2.0)吃掉 2ns，余量直接变成负数，链路必然不稳。t_pcb_skew和t_jitter是保守估计值，实际项目里要用示波器实测替换，尤其是走线较长或过孔较多的板子，偏斜可能远超 0.15ns。

关键结论是：PCB 等长走线只能解决数据线组内的相对偏斜，解决不了时钟与数据之间的相位关系。指望靠走线长度凑出 2ns 是行不通的，125MHz 下 2ns 对应约 30cm 的走线长度差，PCB 上根本布不下。这 2ns 只能靠芯片内部的延时单元提供，走线只负责“不要额外引入偏斜”。

参考图里 YT8521S 的 RGMII 侧没有外接延时器件，说明延时是通过芯片内部寄存器配置的。这就引出调试顺序：先确认 MAC 侧延时开关状态，再确认 PHY 侧延时配置，最后才动 PCB。顺序反了，等于在错误的假设上做实验。

3. SERDES 侧机制：为什么光笼子不能照着 SGMII 抄

3.1 1000BASE-X 与 SGMII：速率相同，语义完全不同

YT8521S 的 SERDES 侧最容易踩的坑，是把 SGMII 和 1000BASE-X 当成一回事。两者的物理层参数确实高度重合：都是 1.25Gbps 线速率，都用 8b/10b 编码，都是差分对，交流耦合。看波形几乎分辨不出来。但协议语义完全不同。

1000BASE-X 是光纤千兆的标准，速率固定 1000M，自协商走的是 Clause 37 定义的配置码字（/C/ 码组），协商内容是双工和流控，不涉及速率。SGMII 则是芯片间互连的标准，线速率同样固定在 1.25Gbps，但它要在这条固定速率的链路上承载 10/100/1000 三种速率，速率信息通过自协商时交换的扩展寄存器，或者 MAC 侧的特殊码字传递。

如果 PHY 被配置成 SGMII 模式，却接了一个 1000BASE-X 的光模块，现象是：PHY 一直发 SGMII 语义的配置码字，光模块对端解出来不认识，自协商永远完不成，链路灯不亮。反过来，PHY 配成 1000BASE-X 去接 SGMII 的对端，可能出现链路能起来但速率协商错误，千兆环境跑成百兆，或者直接丢包。参考图里特别标注“SERDES 接口应连接至光笼子，与 SGMII 不同”，说的就是这个模式选择问题。

模式不是硬件自动识别的，靠的是芯片上电时锁存的配置或者后续通过 MDIO 写扩展寄存器。硬件设计阶段如果不把这个 strap 或寄存器默认值定下来，板子做出来就得靠软件补，而软件补的前提是知道硬件是怎么接的，这就形成了一个必须提前决策的点。

3.2 8b/10b 与 CDR：串行链路能自恢复时钟的三个前提

串行链路和并行链路最本质的区别是时钟的传递方式。RGMII 有独立的时钟线，接收端直接拿时钟采样；SERDES 没有独立时钟线，接收端必须从数据流的跳变里恢复出时钟，这就是 CDR（时钟数据恢复）。

CDR 能工作，前提是数据流里有足够密的跳变。8b/10b 编码正是为此设计的：每 8 bit 数据映射成 10 bit 码字，保证任意 5 个连续 bit 里至少有 2 个跳变，同时维持长期的直流平衡（0 和 1 的数量大致相等）。没有这层编码，长串的 0 或 1 会让 CDR 的锁相环失去参考，时钟漂移，数据全错。

直流平衡还带来第二个前提：交流耦合可行。因为编码保证了长期直流分量为零，所以可以在差分对上串电容隔直，让收发两端的共模电平各自独立。参考图里 SERDES 差分对上的耦合电容就是干这个的，典型值 100nF。这个电容不是可有可无的滤波件，它决定了收发两端的电平域能不能解耦。去掉它，两端的 CML 电平互相拉扯，轻则眼图闭合，重则器件损伤。

第三个前提是参考时钟。CDR 需要一个本地参考频率来锁定，通常由外部晶振提供，参考图里那颗 25MHz、3.3V、25ppm 的 CMOS 晶振就是它。25ppm 这个精度要求不是随便写的：CDR 的捕获范围有限，参考时钟偏差太大会导致锁定时间变长甚至锁不上。换成 100ppm 的晶振，常温下可能也能跑，但温度漂移一来就出问题，这类问题在实验室很难复现，量产时才暴露。

3.3 交流耦合与光模块边界：从差分对到 SFP 笼子

SERDES 差分对走到光笼子，中间要跨过几个边界，每个边界都有对应的规则。

第一个边界是电气规范。SFP 笼子的高速接口定义是 100 欧差分阻抗，收发都是 CML 电平，需要交流耦合。PCB 上差分对要做 100 欧差分阻抗控制，单端 50 欧，参考平面完整不跨分割，过孔尽量少。这些是高速布线的通用要求，但在 1.25Gbps 这个速率上，很多人会因为“才 1.25G”而放松，实际上 1.25Gbps 的边沿速率对应的等效频率远高于 1.25GHz，处理不当照样出问题。

第二个边界是模块检测与控制。SFP 笼子除了高速差分对，还有一组低速信号：TX_DISABLE、TX_FAULT、RX_LOS、MOD_ABS，以及 I2C 接口。MOD_ABS 用来判断模块是否插好，RX_LOS 指示接收端无光，I2C 用来读模块内部 EEPROM 里的厂商信息和能力描述。这些信号不参与高速传输，但软件要靠它们判断链路状态。硬件设计时如果 MOD_ABS 没接或者接错极性，软件就永远认为模块不在位。

# SFP 模块的 EEPROM 挂在 I2C 总线上，A0h 页地址固定为 0x50 # 读第 0 字节：标识符，0x03 表示 SFP/SFP+，用来确认模块在位 i2cget -y 1 0x50 0x00 # 读第 2 字节：收发器类型编码，可判断是光口还是电口模块 i2cget -y 1 0x50 0x02 # 读第 3 字节：兼容性编码，确认与当前 PHY 的模式是否匹配 i2cget -y 1 0x50 0x03

i2cget的-y参数表示跳过交互确认，适合脚本里批量读取；1是 I2C 总线编号，具体值取决于板子设计；0x50是 SFP 的 A0h 页地址，这是 SFP MSA 规定的固定值。第 0 字节的标识符是最快的在位判断依据，如果读出来是 0xFF 或者读操作直接超时，说明模块没插好、I2C 没接通，或者笼子的 MOD_ABS 逻辑有问题，这时候再去查 PHY 的 SERDES 配置就是南辕北辙。

第三个边界是模式匹配。读出来模块类型之后，要回头确认 PHY 的配置和模块是否对得上。1000BASE-X 的光模块接在配成 SGMII 的 PHY 上，硬件全都对，就是不通，这类问题在调试初期最消耗时间，因为所有电气指标都合格，问题出在协议语义层。

4. 电源域与配置引脚：上电瞬间就把芯片的性格定死了

4.1 四路电源与 DVDD_RGMII 的电平域陷阱

YT8521S 的电源引脚不止一路，参考图里能看到 VCC_3V3、DVDD_RGMII、AVDD33、DVDDL 这几种命名，分别对应不同的供电域。

其中 DVDD_RGMII 是最容易出问题的一路。它是 RGMII 接口的 IO 供电，决定了 TXD、RXD、TXC、RXC 这些信号的摆幅。如果它接 3.3V，而 MAC 侧的 RGMII 是 1.8V 电平，两边直接对接，轻则信号幅度不匹配导致采样错误，重则长期倒灌损伤 IO。参考图里 DVDD_RGMII_G1 接到 VCC_3V3，说明这块板子的 MAC 侧是 3.3V 电平，这个结论必须和 MAC 的手册对上，不能想当然。

还有一层是配置关联。参考图里标注了CFG_LDO[1:0]=2b00对应DVDD_RGMII=3.3V，也就是内部 LDO 的输出配置和 RGMII 电平是绑定的。这意味着改电平不是单纯改一路供电，还要同步改 strap 配置，两个动作必须一起做。只改供电不改配置，或者只改配置不改供电，都会落在无效组合上。

4.2 CFG_LDO 与 LED 复用：strap 是怎么被锁存的

芯片引脚不够用的时候，厂商会把配置引脚和功能引脚复用，在上电复位期间采样配置值，复位释放后切换成功能。YT8521S 的 CFG_LDO1、CFG_LDO0 就和 LED2、LED1 复用。

机制是这样的：复位信号有效期间，芯片内部把这些引脚当作输入，读入电平并锁存到配置寄存器；复位释放后，引脚变成 LED 驱动输出，配置值不再变化。所以真正决定配置的，是复位期间那一刻的电平，之后再怎么变都不影响。

这个机制带来一个隐蔽的坑：LED 的外围电路会反过来影响 strap 电平。LED 通常串一个限流电阻到电源或地，如果这个电阻的阻值和上下拉电阻形成分压，strap 读到的就不是设计意图的值。参考图里 CFG_LDO 相关引脚上并了 4.7K 的上拉或下拉，标注为 NC（不贴），说明默认配置靠芯片内部上下拉决定。这种设计在样机上没问题，但换一批芯片或者换一个批次，内部上下拉的强度如果有差异，就可能踩到临界点。

参考图里还标注了 LED2 上电时为高电平、低电平有效，LED1 则相反。这个极性和 strap 值是对应的，改 LED 接法之前必须确认不会破坏 strap。常见的后悔药是：样机上 LED 接反了，工程师直接把 LED 掉个方向，结果配置跟着变了，链路起不来，查了两天才发现是 strap 被改。

4.3 复位网络：CLPD 控制与 RC 电路各自适用什么场景

复位信号 RESET_N 低有效，参考图里标注需要保持 10ms 以上。这个时间不是随便定的，它要覆盖内部电源建立、带隙基准稳定、PLL 锁定这一串动作。时间不够，芯片在电源还没稳的时候就退出复位，内部状态机会进入未定义状态，表现是 MDIO 读不到 ID，或者读到了但行为异常。

控制方式有两种。第一种是板卡上的 CPLD 或 FPGA 输出复位，好处是时序可控，可以做成上电延时释放、软件触发复位、看门狗联动复位。第二种是 RC 电路，靠电阻上拉加电容到地，上电时电容充电形成延时。RC 的优点是零成本、不依赖逻辑器件，缺点是延时精度差，且掉电时电容放电慢，快速断电再上电可能复位不充分。

参考图里两种都留了位置，G1_RESET_N既可以接 CPLD，也可以设计 RC。上拉电压建议选 3.3V，这是因为复位引脚属于 3.3V 域，如果上拉到 1.8V，虽然逻辑上可能仍被识别为高，但余量很小，温度或批次波动就可能导致误判。

走 RC 路线的话，有个细节必须处理：并联一个反向二极管给电容提供快速放电通路。没有它，断电瞬间电容上的电荷无处释放，下次上电时电容已经有一定电压，复位脉宽被压缩，10ms 变成 2ms，芯片没复位干净。这个二极管成本几分钱，但不加就是量产后随机性故障的来源。

5. 避坑排查：五类现象背后的真实原因

5.1 链路协商类：只能百兆、光口彻底不通

第一条，现象是千兆环境只协商到 100M，换线换对端设备都没用。原因通常是 RGMII 的 2ns 延时配置冲突，MAC 侧和 PHY 侧同时开启了内部延时，实际相位偏移 4ns，正好落在数据眼边缘。百兆时时钟只有 25MHz，周期 40ns，同样的绝对延时只占很小比例，所以百兆能跑。解决方式是查两侧的延时寄存器，只保留一侧开启，另一侧关闭，然后用示波器在 RXC 上确认时钟沿落在数据眼中心。

第二条，现象是 SERDES 口接光模块完全不亮，但用示波器能看到差分对上有信号。原因是 PHY 被配置成了 SGMII 模式，而模块是 1000BASE-X。两者波形相似但配置码字语义不同，对端无法完成自协商。解决方式是确认 PHY 的模式 strap 或扩展寄存器，切换到 1000BASE-X，同时用 I2C 读模块 EEPROM 确认模块类型与配置匹配。

第三条，现象是链路能起来，但跑大流量时偶发 CRC 错包，轻载正常。原因是 RGMII 控制线的下降沿时序不足，TX_CTL 或 RX_CTL 的相位余量比数据线更小。数据线眼图看着很好，控制线却已经临界。解决方式是把控制线和数据线一起抓波形，确认所有 DDR 信号的眼图都满足要求，必要时微调延时档位，宁可牺牲一点余量换取全温度范围的稳定。

5.2 配置与电源类：MDIO 读不到 ID、上电反复重启

第四条，现象是上电后 MDIO 完全读不到 PHY，返回全 1 或超时。原因可能是复位脉宽不足 10ms，也可能是 MDC 频率过高。MDC 的最高频率在标准里有明确上限，实际设计中如果分频配置错误跑到几 MHz 以上，从设备来不及响应。解决方式是先量复位信号的宽度，再量 MDC 频率，两个都排除后再查 MDIO 的上拉电阻是否缺失。MDIO 是开漏结构，没有上拉就是永远读不到。

第五条，现象是板子在上电瞬间反复重启，或者 PHY 时好时坏。原因是 DVDD_RGMII 的电平配置和 MAC 侧不匹配，导致 IO 长期工作在过压或欠压状态，电流异常触发保护。也可能是 LED 复用引脚的限流电阻与 strap 上下拉形成分压，配置值落在临界区。解决方式是对照电源域表逐路量电压，再对照 strap 真值表量复位期间的电平，两个都对齐之后问题自然消失。

这五条的共性在于：现象都在链路层，根因却分散在时序、协议、电源、配置四个层面。排查顺序应该反过来，先查电源和复位（最底层、最容易验证），再查 strap 配置，最后才动时序和协议。顺序对了，大部分问题在十分钟内能定位。

# 链路起来后，从 sysfs 读出协商结果，确认速率和双工是否如愿 cat /sys/class/net/eth0/speed cat /sys/class/net/eth0/duplex # 读光模块的详细身份信息，确认模块类型与 PHY 模式匹配 ethtool -m eth0 # 统计错包，CRC 错误持续增长说明物理层时序有问题，而非协议层 ethtool -S eth0 | grep -i -E "crc|error"

/sys/class/net/eth0/speed返回的是当前协商速率，如果显示 100 而预期是 1000，说明协商阶段就没上去，问题在自协商而不是数据通路。ethtool -m依赖驱动支持，读出的就是前面 I2C 那套 EEPROM 内容，但格式化过更易读。ethtool -S的统计里，CRC 错误增长是物理层问题的强信号，而丢弃包增长更多指向缓冲区或流控配置。把这三条命令串起来看，能快速把问题范围从“网络不通”缩小到某一层。

6. 设计取舍：把不确定性挪到能验证的地方

硬件设计里有一类决策，本质上是在“把不确定性放在哪里”之间做选择。RGMII 的 2ns 延时可以放在 MAC 内部、PHY 内部或者 PCB 走线上，SERDES 的模式可以靠 strap 定死也可以靠软件配置，复位可以交给 CPLD 也可以交给 RC 电路。每种选择都有代价，关键看这个不确定性最终能不能被验证。

以延时为例，放在芯片内部的好处是精度高、不占板面，坏处是不可见，出问题时只能靠寄存器间接推断。放在 PCB 走线上好处是看得见摸得着，坏处是 2ns 对应 30cm，根本布不下，且温度特性差。所以现实中的做法是：延时放在芯片内部，但把配置开关的状态记录在案，调试时第一时间能对上。这就是把不确定性挪到了“有文档可查”的地方。

SERDES 的模式选择同理。靠 strap 定死的好处是上电即生效、不依赖软件，坏处是改一次要动硬件，且 strap 引脚往往和 LED 复用，容易被外围电路干扰。靠寄存器配置的好处是灵活，坏处是软件没跑起来之前链路是死的，无法用来做早期调试。参考图里把配置引脚单独引出并标注真值表，实际上是在两者之间取了个折中：硬件定默认值，软件留改写口。

复位电路的选择更能说明问题。CPLD 控制的好处是可编程，能实现上电延时、软件复位、看门狗联动，坏处是依赖 CPLD 的固件，固件没加载完之前复位状态不确定。RC 电路的好处是纯模拟、零依赖，坏处是精度差、快速上下电时可能复位不充分。我一般的判断标准是：如果板子上已经有 CPLD 且固件在复位释放前就能跑起来，用 CPLD；如果没有，就用 RC 加放电二极管，别想着省那个二极管。

电源域的设计也是同样的思路。DVDD_RGMII 可选 1.8V 或 3.3V，选哪个不取决于 PHY，取决于 MAC 侧是什么电平。把 PHY 当成独立器件去优化它的供电，是典型的局部最优陷阱。正确做法是先确定 MAC 侧的电平域，再倒推 PHY 的配置，最后才选 LDO 型号。

从那以后我每次拿到这类参考图，都会先做一件事：把图上所有标注为 NC 的元件、所有 strap 真值表、所有复用引脚的功能切换条件单独抄一页纸，逐条确认默认状态和可改范围，然后再动烙铁。这个习惯救过我很多次，因为原理图上看不见的东西，往往才是量产时炸得最狠的东西。希望帮到你。

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