FPGA直收MIPI CSI-2：D-PHY与CSI-2协议调试实战

搞图像采集的同行大概都遇到过这种场面：板子焊回来，摄像头模组插上，上电，示波器一挂，数据线上安安静静，连个毛刺都没有。软件那边等着收第一帧图像，等了一下午。MIPI CSI-2这条链路，说复杂也不算特别复杂，两根时钟线、几对差分数据线，速率也就几百兆到一两G；可真要把它在FPGA上从零跑通，D-PHY物理层的电气细节、CSI-2协议层的包格式、接收端的字节对齐、跨时钟域处理、时序约束，任何一环没吃透，都能让你在实验室熬到后半夜。这篇东西就是把这几年在FPGA上啃MIPI CSI-2的过程摊开讲一遍，从D-PHY的电平规则一直讲到上板调试时那些文档里不会写的坑，适合刚接手图像接口项目的人顺着抄，也适合已经跑通但时不时遇到花屏、丢帧的同行对照排查。下面所有的速率算法、状态机设计、调试顺序，都按“能被别人复现”的标准来写。

1. 先搞清楚这条链路：CSI-2在系统里的位置与方案取舍

动手写代码之前，得先把整条数据通路在脑子里跑一遍。很多人一上来就打开综合工具建工程，结果做到一半发现时钟架构没规划好，推倒重来。这一节把链路分层讲清楚，再说明为什么在不少场景里，FPGA直接收CSI-2比挂一颗桥接芯片更划算，以及数据流和时钟应该怎么摆。

1.1 一条图像数据要经过哪几层

从摄像头模组出来的数据，其实穿了不止一件衣服。最里层是图像传感器，它把光信号转成电信号，按行输出像素；传感器外面通常还有一颗ISP或者直接由传感器内部完成一部分处理，把数据整理成CSI-2协议规定的格式；再往外是D-PHY物理层，负责把这些字节变成差分线上的高速串行信号。接收端要做的，是把这个过程完整地倒过来。

所以接收侧至少包含三个层次的工作。物理层要处理的是差分信号的采样、串并转换、位对齐，这一层关心的是电平标准、终端匹配、采样窗口；协议层要解析包结构，从连续的字节流里切出短包、长包，校验ECC和CRC，识别帧起始帧结束；应用层才是把payload按RAW10、RAW12或者YUV422的打包规则还原成像素，写进帧缓存，交给后面的处理模块或者显示通路。这三层任何一层理解偏了，现象都会表现成“图像不对”，但根因可能天差地别。

我见过一种典型情况：协议层状态机写得很漂亮，CRC校验、虚拟通道过滤一应俱全，但物理层的IDELAY值凭感觉设了一个，结果采样点正好落在数据跳变沿上，误码率看着不高，一跑就是每小时错几行。这种问题在实验室短时间测试里根本暴露不出来，得跑上几个小时才会冒头。所以分层排查的意识比代码本身更重要，后面第5节会专门讲怎么按层定位。

1.2 FPGA直收 vs 桥接芯片：怎么选

市面上有现成的CSI-2转并行、转USB、转以太网的桥接方案，接上就能出图，开发周期以天计。那为什么还要在FPGA里自己实现？原因通常有三个。

第一是时延和确定性。桥接芯片内部有缓冲、有固件调度，端到端时延往往在几毫秒到几十毫秒，而且抖动不可控。做视觉伺服、高速检测这类应用，从曝光到拿到像素的这段时间必须可预测，FPGA直收可以把整条链路的时延压到行级别，甚至做到“半帧就开始处理”。

第二是灵活性和成本。桥接芯片的数据格式、分辨率、帧率组合是固定的，一旦产品要换传感器、要支持多路、要在采集的同时做预处理，桥接方案就得加芯片、加成本。FPGA里做，多接几路只是多例化几个接收核，预处理逻辑顺手就并进去了。

第三是调试深度。自己实现意味着每一级信号都能拉出来看，误码计数、包错误统计、行号、帧号全在逻辑分析仪的视野里。桥接方案出了问题只能看厂商的日志，很多时候只能猜。

代价当然也有：开发周期长，对时序收敛和信号完整性的要求高，团队里得有人懂D-PHY的电气规则。所以我的建议是，产品原型阶段可以用桥接方案快速验证传感器和光学系统，量产或者对时延有硬要求时再切到FPGA直收。两条路不是互斥的，前期用桥接方案把传感器配置、镜头、曝光这些外围问题先解决掉，后面做FPGA接收时就能少一半变量。

1.3 整体数据通路与时钟规划

一个可用的接收核，数据流大致是这样走的：差分对进来先经过IO上的延迟单元和串并转换原语，把DDR的串行比特流变成并行的字节；字节流进入对齐模块，用同步字做边界锁定；锁定之后送进包解析状态机，按包类型分发；长包的payload写进异步FIFO，跨越到像素时钟域；最后按行组织写入帧缓存，输出给下游。

时钟规划是这里最容易埋雷的地方。D-PHY的时钟Lane是DDR的，也就是说数据在时钟的上下沿都采样，所以并行时钟的频率等于单lane比特率的一半。比如一条lane跑800Mbps，时钟Lane就是400MHz，这个频率进入FPGA后，经过串并转换会降到100MHz（1:8解串）或者200MHz（1:4解串）。这个降频后的时钟，就是整个接收核的工作时钟，它和摄像头的像素时钟不是一回事，两者之间必须用异步FIFO隔离。

另一个容易忽略的点是帧缓存的写端口时钟。如果下游是显示或者图像处理，通常有自己的时钟域，从接收时钟到处理时钟又是一次跨域。跨域次数越多，FIFO的深度和握手协议越要设计清楚，否则就会出现“大部分时候正常，偶尔撕裂一条”的诡异现象。我一般会在接收核里只保留两个时钟域：解串后的字节时钟域，和像素输出时钟域，其余全部同步到这个框架里，减少不确定性。

2. D-PHY物理层：电气规则与Lane规划

协议层的东西看文档能看懂，物理层的东西看文档容易看漏。D-PHY最坑的地方在于它有两套完全不同的工作模式，电平、终端、时序规则都不一样，而且切换过程有严格的状态机。这一节把电气特性和Lane规划讲透，顺带把带宽核算的方法给出来，避免选型阶段就埋下隐患。

2.1 HS与LP：两套完全不同的电气世界

D-PHY的每一条Lane都是差分对，但它不是一直跑高速的。空闲时它工作在低功耗模式（LP），差分对的两根线各自独立驱动，电平在0到1.2V之间摆动，四种组合LP-11、LP-10、LP-01、LP-00构成一个状态机，用来表达“停止”“请求进高速”“准备进高速”等含义。这个模式下速率很低，几Mbps量级，功耗也低。

真正传数据时切换到高速模式（HS），这时差分对进入真正的差分传输，摆幅只有200mV左右，共模电平也是200mV，终端需要100Ω差分匹配。HS模式下数据速率可以从几十Mbps一路跑到每lane 2.5Gbps甚至更高（具体上限看D-PHY版本）。

关键在于切换过程。从LP进HS，要依次走LP-11 → LP-01 → LP-00，然后发送端驱动出HS-0，接着发同步序列，接收端在同步序列期间完成对齐，之后才是有效载荷。结束的时候发EoT，再回到LP-11。这个状态机如果接收端没实现对，表现就是“数据来了但抓不到边界”，或者“能抓到但每帧都错几个字节”。

注意：LP模式的电平是单端看的，HS模式是差分看的，用示波器测的时候探头接法完全不同。测LP要看单根线对地，测HS必须差分探头，否则看到的波形没有意义。

我在实际项目里吃过一次亏：接收端的LP状态检测用了过于简单的比较器，阈值设得偏高，结果某批次模组的LP-11电平偏低一点点，状态机就卡在等待状态，怎么都不进HS。后来把阈值改成相对参考电压的比例判断，问题消失。所以LP检测千万别用固定阈值硬编码，留一点余量。

2.2 带宽核算与Lane数量怎么定

选几 Lane，本质是一道算术题，但这道题里有个容易被忽略的系数：协议开销。CSI-2的长包除了payload，还有包头（数据类型、虚拟通道、字计数、ECC）和包尾（CRC16），加上包与包之间的LP过渡时间，实际占用的带宽比纯像素数据多出15%到25%。如果帧率接近链路极限，这个开销就会变成丢帧的直接原因。

算法是这样的。先算原始像素数据率：

数据率 = 宽 × 高 × 帧率 × 每像素比特数

以1920×1080、30帧、RAW10为例：1920 × 1080 × 30 × 10 ≈ 622 Mbps。再乘1.25的开销系数，约778 Mbps。然后除以Lane数，得到每Lane需要的速率。四Lane的话每Lane约195Mbps，看起来很轻松；两Lane就要389Mbps；单Lane要778Mbps，已经接近一些低端模组的极限了。

这里有个经验值：实际配置时，把链路速率留出30%以上余量。原因不是怕算错，而是传感器的实际输出时序里，行消隐、帧消隐期间链路是空闲的，但突发传输时瞬时速率会高于平均值。余量不足时，丢帧往往发生在画面内容复杂、压缩比变化的场景（对RAW来说就是噪声大的场景），排查起来非常费劲。

表格里的数字是理论下限，实际选型时如果单Lane速率超过1Gbps，就要开始认真考虑PCB的走线长度匹配和连接器的质量了，这一点下一小节展开。

2.3 时钟Lane、终端与PCB约束

时钟Lane的结构和数据Lane一样，也是差分对，也是DDR，但它传的是周期性的时钟，不传数据。接收端用它来采样所有数据Lane。这里有个硬性要求：时钟Lane和数据Lane之间的走线长度差必须控制在很小范围内，具体数值取决于速率，低速时几个毫米还能忍，超过1Gbps每Lane时，通常要求控制在1mm以内，有些设计甚至要求0.5mm。

终端匹配方面，HS模式下接收端需要100Ω差分端接，这个电阻通常在FPGA的IO内部可以配置，但要注意不是所有IO bank都支持，选引脚的时候必须查手册确认。LP模式下不需要端接，如果外部加了固定100Ω，会白白增加LP模式的功耗，虽然一般不至于影响功能，但对低功耗场景不友好。

还有一个常被忽略的细节：交流耦合电容。有些D-PHY版本要求在发送端加100nF左右的隔直电容，有些模组内部已经集成了，外部再加就会导致信号衰减过大。这个必须看模组的手册，不能想当然。我遇到过一次，模组内部已有电容，底板又照着旧设计加了一级，结果HS摆幅掉到150mV以下，接收端勉强能工作但误码率极高，换了好几版PCB才定位到。

PCB布局上，差分对要等长、等距、少过孔，参考平面完整。这些是常识，但真正做的时候，连接器附近往往是重灾区——为了绕开结构件，走线被迫打孔换层，参考平面被切断，阻抗不连续，眼图直接塌掉。我的做法是在布局阶段就把连接器位置和走线通道定死，宁可多花半天时间摆器件，也不要在布线阶段被迫妥协。

3. CSI-2协议层：包结构、虚拟通道与数据打包

物理层把比特流变成了字节流，接下来要做的就是从字节流里认出“这是一个包”“这是包的哪一部分”。CSI-2的包结构设计得相当紧凑，短包只有4个字节，长包的头部也只有4个字节，校验只有1字节ECC和2字节CRC。紧凑带来的好处是开销小，坏处是一旦字节对齐错了，整个解析就全乱。这一节把包格式、虚拟通道用法和RAW数据的打包规则讲清楚。

3.1 短包、长包与ECC/CRC

CSI-2只有两种包：短包和长包。短包固定4字节，结构是1字节的数据标识（DI）、2字节的字计数（WC）、1字节的ECC。短包不携带payload，专门用来传帧起始（FS）、帧结束（FE）、行起始（LS）、行结束（LE）这类同步事件。帧起始短包的DI里数据类型字段固定为0x00，帧结束是0x01，行起始0x02，行结束0x03。

长包的结构是：4字节包头（和短包一样的DI、WC、ECC），然后是WC个字节的payload，最后是2字节CRC16。字计数WC表示payload的字节数，注意它只算payload，不含包头包尾。

ECC是6位有效数据，能纠正1位错误、检测2位错误。CRC16的多项式是x^16 + x^12 + x^5 + 1，初值0xFFFF，覆盖范围是包头（含DI、WC、ECC）加上全部payload。注意CRC的覆盖范围包含ECC字节，这一点很多人第一次实现时会漏掉，导致CRC永远算不对。

实现的顺序很关键：收到包头后先算ECC，如果ECC能纠正就纠正DI和WC，然后按纠正后的WC去收payload。如果ECC报不可纠正错误，这个包应该丢弃，但状态机必须能继续往下走，不能被卡死。我一般会在ECC错误时仍然按原始WC收完payload并丢弃，同时把错误计数加一，这样链路不会因为一个坏包彻底停摆。

CRC校验失败的处理策略取决于应用。对图像采集来说，一行数据错了，通常整行丢弃或者用上一行填充，比把错数据送进后续算法要好。所以我会在行缓冲级别维护一个“本行是否出错”的标志，出错时整行不写入帧缓存，输出端保持上一帧对应行的数据或者输出黑色，视觉上是一条细线，但不会污染整幅图像。

3.2 虚拟通道与数据类型的实战用法

数据标识DI这个字节里，高2位是虚拟通道号（VC），低6位是数据类型（DT）。虚拟通道的设计初衷是让一条物理链路上跑多路逻辑数据流，比如一个模组里集成了多颗传感器，或者一颗传感器同时输出深度图和RGB图。

实际项目里，虚拟通道最常见的用法是多传感器复用。四Lane的链路带宽往往吃不满，接两颗甚至四颗低分辨率传感器，用VC区分，接收端按VC分流到不同的帧缓存，硬件成本比接多路便宜很多。实现上要注意：不同VC的包是交织在一条链路上的，接收端必须在包级别做分流，不能假设“一个VC的帧传完才传下一个”。

数据类型的取值需要查规范，常用的几个：RAW8是0x2A，RAW10是0x2B，RAW12是0x2C，YUV422的8位格式是0x1E，RGB888是0x24。接收端一般在包头阶段就把DT取出来，和配置寄存器里的期望值比对，不匹配就丢弃。这个过滤很有必要，因为有些模组在上电初始化阶段会先发几帧测试图案，DT可能不同，不过滤就会把垃圾数据写进帧缓存。

提示：VC和DT的过滤逻辑要放在ECC纠正之后。如果先过滤再纠错，遇到ECC可纠正的错误时，可能因为DI的某一位错了而误判成别的通道，把数据分流到错误的目的地。

3.3 RAW10的打包方式与解包实现

RAW10是工业相机里最常见的格式之一，它的打包规则值得单独说，因为这是解包逻辑里最容易写错的地方。传感器输出的是每像素10位，但链路上按字节传输，所以要把4个像素的40位拼成5个字节。规则是：前4个字节分别是4个像素的高8位，第5个字节里，低4位依次存放4个像素的最低2位。

假设四个像素是P0、P1、P2、P3，每个像素10位记作{p[9:0]}，那么打包后的5个字节是：

• 字节0 = P0[9:2]
• 字节1 = P1[9:2]
• 字节2 = P2[9:2]
• 字节3 = P3[9:2]
• 字节4 = {P3[1:0], P2[1:0], P1[1:0], P0[1:0]}

解包就是反过来。硬件实现上，我会用一个40位的移位寄存器，每收5个字节就并行取出4个10位像素，这样一拍出4个像素，比逐字节拼装效率高很多。注意行尾的对齐问题：如果一行像素数不是4的倍数，最后一个打包组会不完整，规范允许在行尾补零，接收端要按实际像素数截断，不能把补的零当成像素。

还有一个细节是字节序。CSI-2是低字节先传，也就是先传字节0，再传字节1，依次类推。如果接收端把顺序搞反了，图像会呈现出规律性的错位，看起来像“每个像素的高低位颠倒了”，这种错误很有辨识度，看到就能定位。

4. FPGA接收端实现：从串并转换到像素流

前面三节讲的是规则，这一节讲怎么把它变成能综合、能收敛、能稳定跑的硬件逻辑。整个接收核我一般拆成五个模块：IO与解串、字节对齐、包解析、跨时钟域缓冲、帧组织输出。每个模块的职责要单一，接口要清晰，这样出问题的时候能单独拉出来仿真。

4.1 IO延迟校准与解串器配置

D-PHY的信号进到FPGA，第一站是IO上的延迟单元和串并转换原语。延迟单元的作用是调整采样相位，让采样点落在数据的稳定窗口中间。这个值不是拍脑袋定的，理想情况下应该做动态校准：在上电或者链路空闲时，扫描一遍延迟值，记录每个值下的误码情况，找出稳定窗口的中心。

具体做法是发一个已知的训练序列（很多传感器支持测试图案输出），接收端在延迟值从0扫到最大值的过程中统计误码，画出“延迟值-误码数”的曲线，中间那段误码为零的区域就是有效窗口，取其中点作为工作值。这个校准过程可以放在初始化阶段做一次，也可以在运行中周期性做，后者能应对温度漂移。

串并转换的位宽选择要看速率。1:8解串适合中低速，逻辑资源省；1:4解串适合高速，但后续逻辑要跑更快的时钟。以每Lane 800Mbps为例，1:8解串后字节时钟是100MHz，这个频率对大多数FPGA都很轻松；如果每Lane 1.5Gbps，1:8解串后是187.5MHz，还在可控范围；再往上就要考虑1:4甚至更复杂的结构了。

注意：解串后的数据是DDR的，也就是说时钟的上升沿和下降沿各出一组数据。写逻辑的时候要明确哪一组对应上升沿、哪一组对应下降沿，顺序搞反会导致字节内的比特顺序错乱，这种现象在图像上表现为规律性的条纹。

4.2 字节对齐与同步字捕获

解串出来的是字节流，但字节的边界不一定对。D-PHY在进入HS模式后会先发一个同步序列，二进制是00011101，也就是0xB8。接收端要做的是在比特流里搜索这个模式，找到之后把字节边界锁定在它后面。

实现上，我会用一个移位寄存器持续比对，一旦匹配到0xB8，就把当前的对齐偏移锁定，后续所有字节按这个偏移切分。锁定之后不能一劳永逸，因为链路可能因为干扰丢失对齐，所以要有失锁检测：如果连续若干个字节都不符合包结构的预期（比如ECC连续错误），就认为失锁，重新进入搜索状态。

这里有个时序陷阱：同步字检测必须在对齐模块内部完成，不能等到包解析阶段再做。因为包解析依赖正确的字节边界，边界错了，包头解析出来的DI和WC全是乱的，状态机会跑飞。我一般把对齐模块做成一个独立的小状态机，输出“对齐有效”信号，包解析模块只在有效时才工作，失锁时自动复位。

另一个经验是多Lane之间的对齐。四Lane的链路，每条Lane独立解串、独立对齐，但它们的字节必须同步进入包解析。做法是用一个共同的使能信号，等所有Lane都锁定后统一放行，并且每条Lane的FIFO深度要足够吸收Lane之间的微小偏斜。偏斜一般来自走线长度差和IO延迟差异，正常设计下不会超过几个字节，但如果PCB没做好，可能达到十几个字节，FIFO深度按最坏情况留。

4.3 包解析状态机设计

包解析是整个接收核的核心，状态机要覆盖：等待同步、收包头、收payload、收CRC、包结束判断、错误处理。我习惯用三段式状态机写，状态跳转和输出分离，这样综合出来的时序清晰，也方便加断言做仿真。

状态定义大致是：IDLE（等同步字后的第一个字节）、HEADER（收4字节包头）、PAYLOAD（按WC收数据）、CRC（收2字节）、DONE（判断包类型并分发）。短包在HEADER之后就结束了，因为WC为0，直接跳到DONE。长包要走完PAYLOAD和CRC。

关键设计点是错误不能导致状态机死锁。ECC错、CRC错、WC异常大，这些都要有超时或者上限保护。比如WC超过预设的最大值（比如一行最大字节数的两倍），就认为包头解析错误，丢弃当前包并回到IDLE。我见过没有这个保护的实现，一次干扰导致WC解析成一个巨大的值，状态机傻等几十万个字节，整条链路就此卡死，只能复位。

包分发逻辑上，短包走一条通路，更新帧号、行号、帧同步信号；长包走另一条通路，payload进FIFO。两条通路的时序要对齐，否则会出现“帧起始信号来了，但第一行数据还没到”的情况。我的做法是让短包和长包共用同一个FIFO写入通道，短包只写一个标记，下游按顺序处理，这样天然保证顺序。

4.4 跨时钟域与帧缓存写入

payload从接收时钟域进到像素时钟域，必须经过异步FIFO。FIFO的深度计算要看两个时钟的频率关系和突发长度。最坏情况是写侧连续满速写、读侧暂停，这时FIFO要能撑住一行的数据量。1920像素的RAW10一行是2400字节，FIFO深度至少留到4KB才比较稳妥。

FIFO出来之后是行组织。CSI-2的长包通常一个包对应一行（也有传感器把一行拆成多个包，要看具体配置），接收端要根据行起始短包和行结束短包来界定行的边界。我会在FIFO读侧维护一个行计数器，遇到行起始就把计数器清零，遇到行结束就把整行提交给帧缓存。

帧缓存的写入要处理帧同步。帧起始短包到来时，如果上一帧还没写完，说明帧率超过了写带宽，这时要么丢新帧，要么丢旧帧，策略要提前定好。工业场景一般丢旧帧保新帧，因为新数据更有价值。实现上就是帧起始时检查写指针状态，没写完就强制切换缓冲区。

还有一个细节是行号连续性检查。正常情况下行号应该是0、1、2依次递增，如果跳变，说明中间丢包了。接收端可以把丢包的行号记下来，输出给上层做补偿。这个信息在调试阶段非常有用，能直接告诉你丢包发生在画面的哪个位置。

4.5 时序约束与物理实现

逻辑写对了，跑不起来的情况，十有八九是约束没写全。接收核里至少有三类约束要写清楚：输入延迟约束、时钟域约束、跨时钟域路径约束。

输入延迟约束是针对数据Lane相对时钟Lane的相位关系。这个值取决于PCB走线延迟和IO延迟，通常给一个范围，让工具在布线上做优化。约束写得太松，工具不优化，采样窗口可能不够；写得太紧，工具拼命绕线，反而可能引入新的问题。我的做法是先按手册推荐值给，上板后用校准得到的实际延迟值反过来修正约束。

时钟域约束要明确哪些时钟是异步的。解串时钟和像素时钟之间是异步关系，要加异步时钟组约束，否则工具会尝试做时序分析，报一堆无法满足的路径。跨时钟域的FIFO要用专门的同步器或者异步FIFO原语，不能自己用两级触发器糊弄，后者只适用于单比特控制信号。

物理实现阶段，接收核的布局要尽量靠近IO bank，减少走线延迟。如果资源允许，可以把整个接收核约束在一个时钟区域里，减少跨区域布线。我一般会在综合后看一次时序报告，如果建立时间余量小于0.5ns，就要考虑调整解串位宽或者流水线深度了。

5. 上板调试实录：从没数据到稳定出图

理论和代码都齐了，真正的考验从第一次上电开始。这一节按“现象→可能原因→排查动作”的顺序，把常见的坑过一遍。顺序很重要，从物理层往协议层查，不要跳步，否则容易在错误的方向上浪费时间。

5.1 链路起不来的排查顺序

第一种现象是完全没数据，逻辑分析仪上什么动静都没有。这时候先别怀疑代码，从电气开始查。用万用表量一下LP模式的电平，确认模组上电正常、复位时序正确。很多模组的复位要求是低电平保持若干毫秒再拉高，拉高后还要等一段时间才能配置寄存器，时序不对就根本不输出。

确认供电和复位之后，查时钟。有些模组需要外部提供参考时钟，有些自带晶振，要看手册。参考时钟没有或者频率不对，模组内部PLL锁不上，自然不出数据。

再往下是配置。传感器要经过I2C或者SPI配置才能进入输出模式，寄存器序列错了，它可能停在待机状态。这一步建议用示波器抓一下配置总线的波形，确认写入的地址和数据都符合预期，ACK也正常返回。我遇到过地址位宽搞错的情况，写进去的寄存器全跑到别的地址上，表面看写入成功，实际什么都没配上。

数据线上有波形但接收端抓不到，就往对齐和状态机方向查。先看同步字检测有没有命中，再看状态机是不是卡在某个状态。把内部状态引到调试端口上，用逻辑分析仪看状态跳转，比盲目改代码快得多。

5.2 出图异常的分类定位

能出图但图像不对，排查思路完全不同，要按“错在哪一层”来分类。

整幅图像全黑或者全白，通常是数据通路通了但内容不对。先看帧起始和帧结束信号有没有正常产生，再看payload是不是全零或者全一。全零常见于FIFO读侧没使能，全一常见于数据线悬空或者终端没配对。

图像有条纹或者规律性错位，往往是字节序或者位序问题。比如每个像素的高低位颠倒，图像会呈现出一种“负片感”的规律纹理；如果字节顺序反了，相邻像素会互换，画面看起来像被横向拉伸了一倍。这类错误非常有规律，看到就能大致定位到解包逻辑。

图像局部花屏、偶发错行，指向误码或者跨时钟域问题。先看误码计数器，如果错误集中在特定时间段，可能是电源噪声或者温度漂移；如果错误和帧率相关，可能是FIFO深度不够导致溢出。我遇到过一次，花屏只在相机对着强光时出现，最后定位到是传感器输出速率在亮场景下略高，FIFO差了几个字节的深度。

图像颜色不对但结构正常，是格式解析错了。比如把RAW10当成RAW8解析，图像会呈现出规律的亮度分层；把Bayer顺序搞反，红蓝通道互换，画面整体偏色。这类问题对照数据类型的配置就能确认。

5.3 常见问题速查表

这张表是我自己调试时常用的索引，实际遇到问题时可以先按现象对号入座，缩小范围之后再深入。要注意同一个现象可能有多个原因，表格给的是“优先排查方向”，不是唯一答案。

6. 稳定性优化与长期运行经验

实验室里跑通只是第一步，产品要连续跑几个月不出问题，还得在稳定性上做功课。这一节讲两个方向：怎么评估链路的健康度，以及怎么设计异常恢复机制。

6.1 眼图与误码率评估

眼图是判断信号质量最直观的手段。用差分探头在接收端测数据Lane，触发在时钟上，累积一段时间就能看到眼图。健康的眼图应该是张开的，交叉点在中间，上下沿清晰。如果眼图闭合、抖动大，说明信号完整性有问题，可能是走线阻抗不连续、终端不匹配或者电源噪声。

误码率没法直接测，但可以用统计方法估算。接收端维护一个误码计数器，记录CRC错误、ECC错误的次数，跑一段时间后除以总包数，得到误包率。工业场景一般要求误包率低于10的负9次方量级，如果高于这个值，就要考虑优化链路了。

提示：误包率要在最坏工况下测，包括最高温度、最低电压、最长连续运行时间。实验室常温常压下的数据没有参考价值。

我一般的做法是在设备里内置一个长期统计模块，记录运行时长、总包数、错误包数、最大连续无错时长，出厂前烤机跑48小时，看这些指标是否收敛。这个方法比单次眼图测试更能反映真实稳定性。

6.2 上电顺序与异常恢复机制

多电源域的板子，上电顺序不对会导致IO处于不确定状态，严重时可能通过ESD二极管倒灌电流。D-PHY的IO通常要求先上核心电源再上IO电源，具体顺序看手册。设计上可以加电源时序控制芯片，或者在FPGA里做上电延时，等电源稳定后再释放IO。

异常恢复机制是长期运行的关键。我的设计里通常包含三层：包级恢复（单个包出错就丢弃，不影响后续）、行级恢复（整行出错就标记，输出端补偿）、链路级恢复（连续错误超过阈值就复位接收核，重新校准延迟值和字节对齐）。三层机制配合，能覆盖绝大多数干扰场景。

链路级恢复要谨慎设计，避免频繁复位导致画面闪烁。我一般设一个滑动窗口，比如最近1000个包里错误超过100个才触发复位，复位后如果短时间内再次触发，就延长复位间隔，形成退避。这套机制上线之后，偶发的电源干扰基本都能自愈，不需要人工干预。

最后分享一个实操中的小技巧：把关键内部信号引到LED或者调试端口上。误码指示、对齐状态、帧同步状态各用一个LED，现场出问题时不用接逻辑分析仪，看灯就能判断大概方向。这个方法成本极低，但在产线测试和现场排查时非常管用。