运放隔直放大电路：偏置、截止频率与实测避坑

运放隔直放大电路这个题目，看起来是最基础的前端电路之一，但真正在板子上跑出问题来的，往往就是这个"最基础"的部分。我印象最深的一次，是一块传感器采集板，设计时算好的下限截止频率是 16 Hz，实测扫频出来却接近 60 Hz，低频段整整丢了两个频程。查了两天，最后发现是输入端那颗贴片电容的容值在直流偏压下掉了大半，标称值和实际值差了三四倍——电路没错，公式没错，错在把元件当成了理想元件。这类事在隔直放大电路里特别常见，因为它同时牵扯直流工作点、交流通路、元件非理想特性和运放本身的限制，四件事只要有一件没想清楚，电路就会在某个频段给你脸色看。

下面我把这套电路的完整思路拆开讲：从直流工作点怎么摆、隔直电容到底跟谁组成高通、增益和截止频率怎么算、仿真要分几步做、实测里哪些地方最容易出问题。适合正在做信号调理前端、音频输入级、传感器接口的读者，也适合刚学完运放基础、想搞清楚"为什么书上那么简单，实际这么麻烦"的朋友。

1. 隔直电容不是"串一个电容"那么简单：直流工作点先摆平

很多人对隔直电容的理解停留在"挡住直流、放过交流"，这个说法没错，但它只描述了一半。真正决定电路能不能工作的，是隔直电容和偏置网络共同构成的直流路径。你把电容串在信号通路上，运放的输入端就必须另外找到一条到某个参考电位的直流通路，否则输入级没有偏置电流回路，输出会飘到某一边的电源轨上不动。这条通路怎么接，直接决定了后面所有的计算。

1.1 单电源下偏置与隔直是一套组合拳

双电源供电时事情比较简单：输入端接一个电阻到地，输出端串一个电容到负载，完事。麻烦的是单电源。假设 5 V 单电源，运放要放大一个以 0 V 为中心的正负信号，你就必须把静态工作点抬到 2.5 V 附近，否则负半周直接被削掉。抬工作点的方式是分压，两个等值电阻从电源到地，中点接运放的同相输入端。

问题来了：如果信号直接耦合进这个分压点，分压点的 2.5 V 直流会被同相放大器一起放大。增益是 10 倍的话，输出想跑到 25 V，实际只能贴着电源轨饱和。所以隔直电容在这里是必需品，不是可选项——它把信号源的 0 V 直流和放大器的 2.5 V 偏置隔开，让放大器只放大交流分量。

这里有个容易忽略的细节：分压电阻的取值和隔直电容是一起算的。分压电阻取 100 kΩ 一对，并联等效 50 kΩ，那么输入隔直电容看到的等效电阻就是源阻抗加上这 50 kΩ。要让截止频率落到 15 Hz，电容只需要 0.22 μF；如果分压电阻取 10 kΩ 一对，等效 5 kΩ，同样的截止频率就需要 2.2 μF。电阻取大省电容，但热噪声大、抗干扰差；电阻取小噪声低，但电容容量上去了，电解电容的体积和漏电流问题跟着来。

还有一条单电源特有的技巧值得说：把增益电阻 Rg 的下端不接地，而是接到偏置中点，再给偏置中点并一颗大电容交流接地。这样直流状态下 Rg 两端都是 2.5 V，没有直流电流，直流增益变成 1，输出自然稳在 2.5 V；交流状态下偏置中点被电容旁路成交流地，增益又回到 1 + Rf/Rg。这个做法省掉了输入隔直电容对偏置精度的要求，但代价是偏置中点的交流阻抗必须足够低。我算过一笔账：分压电阻 50 kΩ 并联，旁路电容 10 μF，在 100 Hz 时旁路电容的容抗是 159 Ω，和 50 kΩ 并联后大约 158 Ω,相对 1 kΩ 的 Rg 来说相当于引入了约 14% 的增益误差,而且这个误差随频率变化。想让增益准确，旁路电容得加到 100 μF 以上，或者干脆用运放缓冲出一个低阻中点。

提示：单电源电路里，凡是"接参考中点"的地方，都要问一句这个中点的交流阻抗在最低工作频率下是多少。很多低频增益偏差、低频失真，根子都在这里。

1.2 高通网络到底由谁决定：把交流通路画清楚

计算截止频率时最常见的错误，是抓错电阻。公式 f = 1/(2πRC) 里的 R，不是电容旁边那颗电阻的阻值，而是电容两端"看出去"的交流等效电阻。这个等效电阻要把所有并联、串联的路径都算进去。

以同相放大为例：输入隔直电容 C1 一端接信号源，一端接运放同相端，同相端同时挂着偏置电阻 Rbias 到地。从 C1 看出去，一边是信号源内阻 Rs，另一边是 Rbias 加上运放同相端的输入阻抗（通常极高，可以忽略）。所以 R_eq = Rs + Rbias。注意这里是相加，因为信号在 C1 上产生的电流要同时流过源内阻和偏置电阻。

反相放大就不一样了：隔直电容串在输入电阻 Rin 前面，反相端是虚地，所以 C1 看到的等效电阻是 Rs + Rin。这个值和增益直接挂钩，增益越大 Rin 越小，同样的电容截止频率就越高。这也是反相拓扑在低频频响上不如同相拓扑灵活的原因之一。

输出隔直电容的等效电阻更简单：C2 看到的是负载电阻 Rload 加上运放输出电阻（闭环输出阻抗通常几十毫欧到几欧，可以忽略）。所以 R_eq ≈ Rload。

把三种情况列在一起看，差别就很清楚了：

同一个电路里通常有两级高通：输入一级、输出一级。两级的截止频率最好错开，比如输入设 8 Hz、输出设 15 Hz，总响应的 -3 dB 点会落在 17 Hz 左右，而不是简单取其中较高的那个。如果两级都设在 15 Hz，-3 dB 点会推到 20 Hz 以上，相位曲线在低频也会更陡。这个叠加效应在做音频前端时特别要紧，因为人耳对低频相位变化虽然不敏感，但对幅度衰减很敏感。

还有第三种高通藏在你没注意的地方：偏置分压点的去耦电容和分压电阻也构成一个高通，它决定的是"偏置点对交流地的稳定度"；如果这个截止频率不够低，交流信号会在偏置点上产生波动，通过反馈网络形成额外的低频衰减甚至稳定性问题。我一般要求这一级的截止频率比信号通路的最低频率低至少一个数量级。

2. 增益、截止频率和元件取值：把计算链路走完一遍

原理清楚之后，剩下的就是把数字算出来。这一步最忌讳"差不多就行"，因为元件取值的偏差会一路传递到实测结果。我习惯的做法是先把所有约束条件列出来，再一步步反推，而不是先随便挑一组电阻电容再回来验算。

2.1 增益与噪声增益是两个概念，别混着用

信号增益和噪声增益在有些拓扑里是同一个数，在另一些拓扑里不是。同相放大时，信号增益 = 1 + Rf/Rg，噪声增益也等于 1 + Rf/Rg，两者一致。反相放大时，信号增益 = -Rf/Rin，噪声增益却是 1 + Rf/Rg（Rg 是反相端到地的电阻，直流时通过反馈路径等效）。这个区别在算带宽时必须用噪声增益，因为运放的闭环带宽由噪声增益决定，而不是信号增益。

举个具体的例子：反相放大，Rin = 1 kΩ，Rf = 100 kΩ，信号增益 -100。如果 Rg 也是 1 kΩ（为了平衡偏置电流），那么噪声增益 = 1 + 100 = 101，和信号增益绝对值差不多。但如果为了省事把 Rg 取成 10 kΩ，噪声增益就变成 11，运放的实际噪声增益变小了，但偏置电流引起的失调会变大——这是个典型的取舍。

带宽的计算是：闭环 -3 dB 带宽 = 运放的增益带宽积 GBW ÷ 噪声增益。一颗 GBW 为 3 MHz 的通用运放，噪声增益 10 时闭环带宽约 300 kHz。这个数字要和你需要的信号上限频率留出至少 5 到 10 倍余量，因为闭环带宽附近增益已经开始下降，相位也开始移，靠近这个频率的放大精度和失真都会变差。

我给一个我自己常用的选型标准，实际用下来比较稳：

压摆率这条特别容易被忽略。举个数：输出 10 V 峰值、20 kHz 正弦，需要的压摆率是 2π × 20000 × 10 ≈ 1.26 V/μs，大多数运放都够；但如果是输出 10 V 峰值、100 kHz，就要 6.3 V/μs，通用运放就开始吃力了；如果信号里还有方波成分，边沿要求更苛刻。做脉冲类信号调理时，压摆率往往比带宽更早成为瓶颈。

2.2 从目标截止频率反推容值的完整算例

拿一个具体的指标来走一遍：双电源 ±12 V，同相放大，信号源内阻 600 Ω，要求信号增益 20 dB（10 倍），下限截止频率 15 Hz，负载 10 kΩ。

第一步定增益电阻。1 + Rf/Rg = 10，所以 Rf/Rg = 9。取 Rg = 1 kΩ（E96 标准值），Rf = 9.09 kΩ。实际增益 10.09，对应 20.08 dB，误差 0.08 dB，可以接受。Rf 用 9.09 kΩ 而不是 9 kΩ，是因为 9 kΩ 不在 E96 系列里，用 9.1 kΩ 也行，误差更小一点。

第二步定输入隔直电容。偏置电阻 Rbias 取 100 kΩ，那么电容看到的等效电阻是 600 + 100000 ≈ 100.6 kΩ。C1 = 1/(2π × 15 × 100600) ≈ 0.105 μF，取 0.1 μF，实际截止频率 15.8 Hz。这里选 0.1 μF 而不是 0.15 μF，是因为薄膜电容 0.1 μF 是标准值，容差 ±5%，比电解电容好得多。

第三步定输出隔直电容。C2 = 1/(2π × 15 × 10000) ≈ 1.06 μF，取 1 μF，实际截止频率 15.9 Hz。两级分别 15.8 Hz 和 15.9 Hz，叠加后总 -3 dB 点大约在 20 Hz 附近。如果指标要求严格 15 Hz，就要把单级都往低推，比如输入用 0.15 μF（10.5 Hz），输出用 1.5 μF（10.6 Hz），总点落在 13.5 Hz 左右。

第四步验算偏置电流误差。假设用 JFET 输入运放，输入偏置电流 30 pA，在 100 kΩ 上产生 3 μV 压降，可以忽略。如果换成双极型输入运放，偏置电流 100 nA，在 100 kΩ 上就是 10 mV，被放大 10 倍变成 100 mV 输出偏移，这就不能忍了。这时候要么换 CMOS/JFET 输入运放，要么把 Rbias 降到 10 kΩ 以内（电容相应加大到 1 μF），要么在反相端做偏置电流补偿。

第五步验算噪声。100 kΩ 电阻的热噪声密度是 √(4kTR) ≈ 40.7 nV/√Hz，在 20 kHz 带宽内积分得到约 5.8 μV 有效值。如果信号最小幅度是 10 mV，信噪比约 65 dB，勉强够用；如果信号小到 100 μV，信噪比只有 25 dB，完全不能接受，这时候 Rbias 必须降下来或者换低噪声拓扑。1 kΩ 电阻的热噪声是 4.07 nV/√Hz，差了整整 10 倍。这就是"偏置电阻不能随便取大"的量化依据。

2.3 容差、直流偏压降容把截止频率推向哪里

算出来的 15 Hz 是标称值，实际板子上能落到多少，取决于元件的真实容值。这一步是纸面设计和实物之间最大的鸿沟。

电解电容的容差通常是 ±20%，而且这个偏差是单向偏多的——很多电解电容实测容量比标称高 10% 到 20%。容量偏大对截止频率是好事（往低频走），但漏电流和等效串联电阻会带来别的问题。薄膜电容容差 ±5% 甚至 ±2%，稳定性好得多。

陶瓷电容的问题更隐蔽。Class II 介质（X5R、X7R、Y5V）的容量随直流偏压显著下降。一颗标称 10 μF、0603 封装、6.3 V 耐压的 X5R 电容，在 5 V 直流偏压下实际容量可能只剩 3 μF 到 4 μF，取 worst case 只剩 30%。如果你按 10 μF 算出截止频率 1.6 Hz，实际可能变成 5 Hz。这个效应在高压差、小封装、高容值的产品上最严重，datasheet 里通常有一张容量-偏压曲线，选型时一定要看。

温度也会推着截止频率跑。X7R 的容量温度系数是 ±15%（-55 ℃ 到 +125 ℃），电解电容在低温下容量下降、ESR 上升更明显，-40 ℃ 时容量掉 20% 是常事。如果你的设备要在户外工作，截止频率的设计值必须按最坏情况留余量。

我自己的做法是：截止频率按标称值算完之后，把电容按最坏情况（容值下降 40%）重算一遍，如果这个最坏情况下的截止频率仍然满足指标，设计才算过关。做不到的话，就换 C0G 材质（容量小但极稳定）、换薄膜电容、或者干脆把标称截止频率设计得比指标低一半。

3. 仿真怎么做才有意义：从理想模型到真实运放模型

仿真是这个电路最值得投入时间的环节，但很多人仿真出来的结果和实测对不上，然后就认定"仿真没用"。问题通常不在仿真工具，而在于仿真的层次没铺对——一上来就用复杂模型，或者一直停在理想模型，两头都得不到有用信息。

3.1 先用理想压控源验证拓扑与 RC 网络

第一步我建议把运放换成一个增益极高的压控电压源，只验证拓扑和 RC 网络。这样做的好处是把运放的非理想因素全部剥掉，剩下的就是纯 RC 高通加上理想闭环增益。如果这一步的交流扫描结果和手算对不上，那一定是电阻电容取值或者拓扑接错了，跟运放没关系。

以一个同相隔直放大电路为例，网表大概是这样：

* 同相隔直放大 - 理想运放验证拓扑 V1 in 0 AC 1 C1 in n1 100n Rbias n1 0 100k Rf n1 n2 9.09k Rg n2 0 1k E1 out 0 n1 n2 1e6 C2 out out2 1u Rload out2 0 10k .ac dec 100 0.1 1Meg

E1 是一个增益 1e6 的压控电压源，正端接 n1、负端接 n2，输出端 out。这就是理想运放。跑交流扫描，看 out 节点的幅频特性：低频段应该以 20 dB/dec 的斜率上升，中频段平坦在 20 dB，高频段一直平到扫描上限。把光标放在 -3 dB 点上，读数应该接近手算的两级叠加值。如果读出来差得远，先检查 C1 两端的等效电阻有没有算错，再检查 E1 的接法是不是把正负端接反了。

这一步还能顺便验证一件事：输出隔直电容 C2 和负载 Rload 组成的高通，会不会和输入高通叠加出意料之外的响应。有时候输入端的偏置电阻和反馈网络之间还存在一条隐蔽的交流通路，比如偏置电阻不是接地而是接到某个低阻节点，这条通路会改变高频段的增益。理想模型下把这些路径一条条断开、接上来看响应变化，比在实物上拆焊快得多。

3.2 交流扫描：把下限截止和增益平坦度一起看清楚

交流扫描的设置有两个细节容易踩坑。第一是起始频率。很多人习惯从 10 Hz 或者 100 Hz 起扫，结果 -3 dB 点落在扫描范围之外，什么都看不到。做低频电路，起始频率至少要比预期截止频率低两个数量级，预期 15 Hz 就从 0.1 Hz 起扫。第二是每十倍频程的点数，默认值往往太少，曲线在拐点附近是折线，读不准。设成 100 点/十倍频程，拐点就平滑了。

扫描结果我一般看三个东西：-3 dB 下限频率、通带增益、高频段的 -3 dB 上限频率。下限由隔直网络决定，上限由运放 GBW 和噪声增益决定，通带增益由反馈电阻比决定。三条线和手算对上，拓扑层面就没有问题了。

还可以用参数扫描看元件容差的影响。把 C1 设成 {c1val}，然后用 .step param 扫 0.068u、0.1u、0.15u 三个值，叠在一起看曲线族。哪条曲线在低频段掉得最快，对应的就是最坏情况。这一步花不了几分钟，但能让你对"电容选多大才保险"有个直观感受，比看容差表管用。

单电源电路还要额外看一条曲线：偏置点的交流纹波。在偏置中点加一个探针，看它在整个频段的幅度。如果纹波幅度超过几毫伏，说明旁路不充分，这个纹波会通过反馈网络串到输出，表现为低频段的额外衰减或者谐波失真。

3.3 瞬态方波：平顶倾斜是最直观的体检指标

交流扫描看的是小信号线性响应，瞬态看的是大信号和非线性行为。隔直电路最典型的瞬态问题就是方波平顶倾斜，也叫下垂。

原理很简单：方波经过高通网络，低频成分被衰减，表现为方波顶部不是平的，而是缓慢向下斜。倾斜量可以用时间常数估算：τ = R_eq × C，方波半周期为 T/2，下垂百分比约等于 (T/2)/τ。前面那个例子，输入侧 τ = 100.6 kΩ × 0.1 μF = 10.06 ms，1 kHz 方波半周期 0.5 ms，下垂约 5%；100 Hz 方波半周期 5 ms，下垂约 50%，肉眼看得非常明显。

这个数字说明一件事：如果你用方波测一个下限截止 15 Hz 的放大器，测 1 kHz 方波看不出什么问题，测 100 Hz 方波就会觉得"低频响应很差"，其实这是正常的物理规律，不是电路故障。判断标准要看信号的实际频谱，而不是凭感觉。

瞬态仿真的另一个作用是看上电建立过程。输出隔直电容在初始时刻是零电压，上电后要充电到静态工作点，这个过程的时间常数同样是 Rload × C2。1 μF 配 10 kΩ 是 10 ms，但如果负载是 32 Ω 的耳机，470 μF 配 32 Ω 就是 15 ms，如果负载是 600 Ω 且电容取 100 μF，时间常数 60 ms，上电后要接近 0.3 秒才稳定。仿真时要把仿真时间设到时间常数的 5 倍以上，否则你看到的"输出一直在漂"其实是正常的建立过程。

瞬态仿真还有一个常见陷阱：默认步长太大，方波的边沿被平滑掉了，看起来像是运放压摆率不够，其实是仿真精度问题。把最大步长设成周期的千分之一以内，边沿才能还原。这一步不做，后面所有的失真分析都是假的。

4. 仿真跑通之后，实测最容易翻车的几处

仿真和实测之间的差距，几乎全部来自模型的简化。下面这几处是我踩过或者见别人踩过的，按出现频率排序。

4.1 电解电容极性与漏电流带来的非线性失真

隔直电容用电解的时候，极性接反是个低级但高频的错误。判断方法很简单：看电容两端的直流电位差，正极要接电位高的一侧。单电源电路里，输入隔直电容的正极通常朝信号源（信号源直流 0 V），负极朝运放同相端（偏置在 2.5 V）——等等，这样接反了。正确的接法是正极朝偏置侧（2.5 V），负极朝信号源侧（0 V）。很多人凭"信号从左往右流"的直觉把正极接在左边，结果电容长期工作在反偏状态。

反偏的电解电容漏电流会急剧增加，等效于在电容上并联了一个非线性电阻。这个非线性电阻会对信号产生调制，表现为二次谐波失真。做音频前端时，这种失真是听得出来的，表现为低频段声音发糊。更糟的是长期反偏会缩短电容寿命，甚至鼓包。

即使是正接的电解电容，漏电流也不是零。几微安的漏电流流过 100 kΩ 偏置电阻，会产生几百毫伏的直流偏移，这个偏移会被后级放大。所以高阻抗偏置网络配电解电容是个糟糕的组合。我的原则是：偏置电阻超过 47 kΩ 的节点，隔直电容一律用薄膜或者 C0G 陶瓷；只在低阻节点（比如输出端接低阻负载）才考虑电解。

还有一种情况：信号源本身带有直流偏移。比如某些传感器输出 1.5 V 的共模电压，这时候隔直电容两端的直流压差是 1.5 V 减去偏置电压，可能只有零点几伏，也可能方向相反。这种情况下更要仔细核算极性，而且要考虑上电瞬间电容充电的浪涌电流会不会冲击信号源。

4.2 带载能力、容性负载与上电冲击

输出隔直电容的取值和负载直接绑定。10 kΩ 负载用 1 μF 就够，32 Ω 耳机就要 470 μF 甚至 1000 μF。这时候电容的体积、成本、ESR 都上来了，而且大容量电解电容的 ESR 在低频段会引入额外的零点，让高频响应出现轻微的上翘。

容性负载是另一个坑。输出隔直电容对运放来说就是一个容性负载，容量越大，运放输出端的容性负载越重，相位裕度下降得越多。很多运放在驱动几百皮法以上的容性负载时会出现过冲甚至振荡。解决办法是在运放输出和电容之间串一个 10 Ω 到 47 Ω 的小电阻做隔离，这个电阻和负反馈网络配合能把容性负载造成的相位滞后补偿掉。

这个隔离电阻还有个副作用：它和负载构成分压，会带来增益误差。用 47 Ω 电阻带 10 kΩ 负载，误差 0.47%，可以忽略；带 32 Ω 负载，误差 60%，绝对不能这么干。这种情况下更合适的做法是把隔离电阻放在反馈环内部（从运放输出端取反馈，电阻放在输出和负载电容之间），这样反馈环能把这个电阻的影响压到 1/(1+A) 量级。

上电冲击是容易被忽略的一点。输出电容在上电瞬间相当于短路，运放的输出电流会瞬间冲到限流值。如果负载是扬声器或者敏感的输入端，这个冲击可能造成"啪"的一声或者误触发。解决办法是加软启动、用继电器延时接入、或者选带短路保护的运放。做产品时这一点比电路指标更要紧，因为用户第一耳朵听到的就是上电冲击声。

4.3 偏置电阻取值的三角权衡

偏置电阻 Rbias 的取值要同时满足三个方向的约束，几乎不可能全部最优，只能找平衡点。

往大了取：输入阻抗高，隔直电容可以选小，节省体积和成本；但热噪声大，输入偏置电流引起的失调大，抗干扰能力差，容易受环境电场影响。

往小了取：噪声低，偏置稳定，抗干扰好；但输入阻抗低，会和信号源内阻形成分压，衰减信号，而且隔直电容要加大。

还有一个容易被忽略的约束：偏置电阻和反馈电阻的并联值决定了运放输入端的等效阻抗，这个阻抗和运放的输入电容形成一个极点，会引入高频相位滞后。100 kΩ 配 3 pF 的输入电容，极点在 530 kHz，如果闭环带宽是 300 kHz，这个极点就在带内，会吃掉一部分相位裕度。

我自己常用的经验值是：Rbias 取信号源内阻的 10 到 50 倍，同时保证输入偏置电流在这个电阻上的压降不超过 1 mV。600 Ω 源阻抗对应 6 kΩ 到 30 kΩ，取 20 kΩ 比较合适，隔直电容 0.47 μF 就能给到 17 Hz。这个取值在噪声、电容体积和失调之间比较平衡。

如果信号源内阻未知或者变化很大（比如接不同传感器），那就不能靠 Rbias 定输入阻抗，而应该在前面加一级缓冲，或者在偏置电阻上并联一个小电容做高频补偿，让高频段的等效阻抗降下来。

5. 器件选型与参数余量的经验清单

电路算完、仿真跑完，最后一步是选具体器件。这一步的错误往往不会立刻暴露，而是在批量生产或者极端温度下才显现出来，所以值得多花点时间。

5.1 运放带宽、压摆率与闭环增益的匹配

选运放的第一原则是不要只看 GBW 一个指标。GBW 决定了小信号带宽，压摆率决定了大信号带宽，两者在小信号下可以差出一个数量级。一颗 GBW 3 MHz、压摆率 13 V/μs 的运放，在输出 1 V 峰值时，压摆率限制的频率上限是 13/(2π×1) ≈ 2 MHz，不是瓶颈；但输出 10 V 峰值时，上限降到 207 kHz，如果闭环带宽是 300 kHz，大信号就已经被压摆率限制了。

还有一个参数经常被忽略：输入共模电压范围。单电源电路把同相端偏置在 2.5 V，如果运放不是轨到轨输入，共模范围可能是 0 到 Vcc-1.5 V，2.5 V 落在范围内没问题；但如果偏置点因为分压误差漂到 3.6 V，就可能超出范围，输出直接失效。所以偏置分压电阻的精度和电源电压的波动都要算进去。

输出摆幅也要算。单电源 5 V 供电，轨到轨输出运放在带 10 kΩ 负载时可能只能摆到 0.1 V 到 4.9 V，实际可用摆幅 4.8 V 峰峰值。如果信号要求 5 V 峰峰值，就必须抬电源电压或者换更强的运放。这个余量我一般留 20%，也就是电源电压至少比需要的摆幅高 20%。

5.2 电容类型的选择边界与常见取值参考

电容类型的选择，本质上是在容量、稳定性、体积、成本之间取舍。没有一种电容在所有维度上都好。

实际选型的顺序我一般是这样的：先看容量需求，10 μF 以下优先考虑薄膜或 C0G；容量在 1 μF 到 10 μF 之间，如果对精度要求不高可以用 X7R，但要按偏压降容重新核算；10 μF 以上基本只能用铝电解或钽电容，这时候就要接受容差和漏电流的代价，通过电路设计去补偿。

给几组常见场景的参考取值，都是我用过、实测能落地的：

表格里"实际下限截止"是按两级高通叠加估算的，比单级计算值高约 1.3 倍。这个系数在两级截止频率相近时适用，如果两级错开得多，就以较高的那一级为主。

注意：表格里的取值只是起点，不能直接抄。源阻抗和负载阻抗一旦变化，电容就要重算。尤其是负载侧，如果后级是可变增益或者可插拔的模块，必须按最坏情况的负载电阻来算。

最后分享一个我在实际调试中的习惯：板子回来之后，先不接信号源，用万用表量隔直电容两端的直流电压，确认极性和偏置点都对；再用信号发生器扫频，从 1 Hz 扫到 100 kHz，用示波器看幅度，把实测的 -3 dB 点记下来和设计值对比。这个流程走一遍，能抓出八成以上的问题——极性接反、偏置点偏、电容容值不对，都会在这一步暴露。剩下的那些，比如温漂、长期稳定性、批量一致性，就只能靠留余量和老化测试了。

隔直放大电路本身不复杂，复杂的是它牵扯的每一环都不能想当然。电容不是理想电容，运放不是理想运放，负载也不是恒定负载。把这三件事都想清楚了，电路自然就稳了。